KR100203608B1 - 에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직 렬 데이터 전송 장치 - Google Patents

에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직 렬 데이터 전송 장치 Download PDF

Info

Publication number
KR100203608B1
KR100203608B1 KR1019960030826A KR19960030826A KR100203608B1 KR 100203608 B1 KR100203608 B1 KR 100203608B1 KR 1019960030826 A KR1019960030826 A KR 1019960030826A KR 19960030826 A KR19960030826 A KR 19960030826A KR 100203608 B1 KR100203608 B1 KR 100203608B1
Authority
KR
South Korea
Prior art keywords
timer
bit
data
bus
add
Prior art date
Application number
KR1019960030826A
Other languages
English (en)
Other versions
KR970009026A (ko
Inventor
히사지 마쯔모토
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970009026A publication Critical patent/KR970009026A/ko
Application granted granted Critical
Publication of KR100203608B1 publication Critical patent/KR100203608B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection (CSMA-CD)
    • H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection (CSMA-CD) using bit-wise arbitration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L2012/4026—Bus for use in automation systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Communication Control (AREA)
  • Selective Calling Equipment (AREA)
  • Small-Scale Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)

Abstract

데이터 전송 버스(2)에 접속된 직렬 데이터 전송 장치에서, 에지 검출기(18)는 데이터 전송 버스에서 신호 내의 에지를 검출한다. 에지 인터럽트 동작은 에지에 응답하여 타이머를 동작시키도록 실행된다. 에지 인터럽트 동작은 타이머가 동작될 때 정지된다. 타이머 인터럽트 동작은 그 내용이 선정된 값이 도달하는 상기 타이머 수단에 응답하여, 수신 모드 중에는 상기 데이터 전송 버스를 통한 비트 데이터의 페치 동작을 실행시키거나, 전송 모드 중에는 상기 데이터 전송 버스에 비트 데이터의 전송 동작을 실행시킨다.

Description

에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직렬 데이터 전송 장치
본 발명은 비동기 데이터 전송 장치에 관한 것이다.
비동기 전송 시스템에서, 전송 시작 시에, 미스터 유닛, 즉 전송 측의 전송 보 속도(transmission baud rate), 데이터 비트의 길이, 패리티의 형태, 정지 비트의 길이 같은 전송 파라미터가 슬레이브 유닛, 즉 수신 측의 전송 파라미터와 부합해야 한다.
이 경우에, 오직 1개의 마스터 유닛과 오직 1개의 슬레이브 유닛이 있는 경우, 데이터 포맷(data format)은 비교적 단순하며, 따라서 데이터 포맷들 중에 하나를 다른 것에 적응(conform) 시키기가 용이하다.
다른 한 편으로, 텔레비젼 세트 및 비디오 테이프 레코더와 같은 시청각 장치를 위한 비동기 전송 시스템에서, 국제 전기 표준 회의(IEC)에 의해 규격화된 디지털 버스(D2B) 프로토콜은 비교적 복잡하다. 이에 따라 정확한 동기화 동작, 전송 동작내의 버스 점유 동작(bus occupying operation) 및 고속 동작에 응답하기 위해 직렬 데이터 전송 장치가 요구되기 때문에, 직렬 데이터 전송 장치는 더욱 복잡해지고 비싸지게 된다.
간단한 비동기 직렬 데이터 전송 장치를 제공하는 것이 본 발명의 목적이다.
본 발명에 따라, 데이터 전송 버스(2)에 접속된 직렬 데이터 전송 장치에서, 에지 검출기(18)는 데이터 전송 버스에서 신호 내의 에지를 검출한다. 에지 인터럽트 동작은 에지에 응답하여 타이머를 동작시키도록 실행된다. 에지 인터럽트 동작은 타이머가 동작될 때 정지된다. 타이머 인터럽트 동작은 그 내용이 선정된 값에 도달하는 상기 타이머 수단에 응답하여, 수신 모드 중에는 상기 데이터 전송 버스를 통한 비트 데이터의 패치 동작을 실행시키거나, 전송 모드 중에는 상기 데이터 전송 버스에 비트 데이터의 전송 동작을 실행시킨다.
제1도는 종래 기술의 시작-정지 전송 시스템의 신호 포맷을 도시하는 타이밍도.
제2도는 종래 기술의 D2B 프로토콜의 신호 포맷의 도면.
제3도는 종래 기술의 직렬 데이터 전송 장치를 도시하는 블록도.
제4도는 본 발명에 따른 직렬 데이터 전송 장치의 실시예를 도시하는 블록도.
제5도는 제4도의 장치에 사용된 프로토콜의 신호 포맷.
제6도는 제5도의 신호 포맷의 1개 비트를 도시하는 타이밍도.
제7도, 제8도, 제9도, 제10도, 제11도, 제12도, 제13도, 제14도, 제15도, 제16도, 제17도, 제18a도, 제18b도, 제18c도, 제18d도, 제19도, 제20도, 제21도 및 제22도는 제4도의 CPU의 동작을 도시하는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : 직렬 데이터 전송 장치 2 : 데이터 전송 버스
13 : 시프트 레지스터 14 : 조정 검출기
15 : 패리티 체크 회로 16 : 프로토콜 제어기
17 : 필터 18 : 에지 검출기
19 : 타이머 20 : 중앙 처리 장치
21 : 직렬 인터페이스
양호한 실시예를 설명하기 이전에, 도1, 도2, 및 도3을 참조로 하여 종래 기술의 직렬 데이터 전송 시스템이 후술될 것이다. 전형적인 비동기 전송 시스템인 종래 기술의 시작-정지 전송 시스템의 신호 포맷을 도시하는 도1에서, 1개 프레임은 시작 비트(ST), 5 내지 8개의 데이터 비트(D), 패리티 비트(P), 및 1개 또는 2개의 정지 비트(SP)로 구성된다. 시작 비트(ST)는 전송의 시작을 표시하며, 1개 비트의 길이를 갖는 0의 펄스를 갖는다. 시작 펄스(ST) 직전의 레벨은 1이라는 것을 주의하라. 데이터 비트들(D)는 전송 데이터의 내용을 보여준다. 패리티 비트(P)는 데이터 비트들(D)의 체킹 비트를 표시한다. 즉, 패리티 비트(P)는 데이터 비트들(D)(mod 2) 각각의 부가적인 결과를 표시한다. 정기 비트들(SP)은 전송의 끝 뿐만 아니라 전송의 다음 시작의 예고를 표시하며, 1의 펄스를 갖는다. 도1에서, 1개 비트에 대한 시간 기간(T)은 일정하다.
비동기 전송 시스템에서, 전송 시작 시에, 미스터 유닛, 즉 전송 측의 전송 보 속도, 데이터 비트의 길이, 패리티의 형태, 정지 비트의 길이 같은 전송 파라미터가 슬리이브 유닛, 즉 수신 측의 전송 파라미터와 부합해야 한다. 이 경우에, 오직 1개의 마스터 유닛과 오직 1개의 슬레이브 유닛이 있는 경우, 데이터 포맷은 비교적 단순하며, 따라서 데이터 포맷들 중에 하나를 다른 것에 적응시키기가 용이하다.
다른 한 편으로, 텔레비젼 세트 및 비디오 테이프 레코더와 같은 시청각 장치를 위한 비동기 전송 시스템에서, 국제 전기 표준 회의(IEC)에 의해 규격화된, 도2에 도시된 디지털 버스(D2B) 프로토콜은 비교적 복잡하다.
도2에서, D2B 프로토콜의 1개 프레임은 헤더(101), 마스터 어드레스 필드(102), 슬레이브 어드레스 필드(103), 제어 필드(104) 및 데이터 필드(105)로 구성된다. 헤어(101)는 전송의 시작을 표시하는 시작 비트(ST) 및 전송 보 속도를 표시하는 모드 비트(M)를 포함한다. 마스터 어드레스 필드(102)는 마스터 어드레스 비트 및 패리티 비트(P)를 포함한다. 슬레이브 어드레스 필드(103)는 슬레이브 유닛의 어드레스를 표시하는 슬레이브 어드레스 비트, 패리티 비트(P), 확인 비트(A)를 포함한다. 제어 필드(104)는 마스터 유닛으로부터 슬레이브 유닛으로 전송과 그 역으로의 전송, 및 마스터 유닛으로부터 슬레이브 유닛으로의 커맨드의 전송의 내용을 표시하는 제어 비트, 패리티(P) 및 확인 비트(A)를 포함한다. 데이터 필드(105)는 일련의 8-비트 데이터를 포함하는데, 그 뒤를 이어서 데이터 끝(end-of-datsa)(E), 패리티(P) 및 확인 비트(A)가 뒤따른다. 데이터 끝(E)이 0인 경우, 데이터가 끝나게 되며, 반면에 데이터 끝(E)이 1인 경우 데이터는 지속된다.
도2의 D2B 프로토콜에 대한 종래기술의 직렬 데이터 전송 장치를 도시하는 도3에서, 라인들(D2B+ 및 D2B-)에 의해 형성된 D2B 버스(2)와 호스트 인터페이스(3) 간에 직렬 데이터 전송 장치(1)가 접속된다. 호스트 인터페이스(4)는 호스트 제어기(4)에 접속된다. 직렬 데이터 전송 장치(1)는 D2B 버스(2)로부터 데이터를 수신하는 D2B 수신기(11) 및 D2B 버스(2)에 데이터를 전송하는 D2B 전송기(12)를 포함한다. 시프트 레지스터(13)는 D2B 수신기(11)로부터 데이터를 저장한다. 조정 검출기(14)는 D2B 버스(2) 상의 점유 동작을 이행한다. 패리티 체킹 회로(15)는 각 필드에 대한 체킹 동작을 이행한다. 시프트 레지스터(13), 조정 검출기(14) 및 패리티 체킹 회로(15)는 직렬 데이터 전송을 제어하는 프로토콜 제어기(16)에 접속된다.
호스트 인터페이스(3)는 수신 모드에서 직렬 데이터 전송 장치(1)로부터의 데이터를 저장하는 판독 데이터 버퍼(read data buffer)(31)를 포함한다. 또한, 호스트 인터페이스(3)는 전송 모드에서 직렬 데이터 전송 장치(1)로 전송될 데이터를 저장하는 기입 데이터 버퍼(write data buffer)(32)를 포함한다.
도3의 직렬 데이터 전송 장치의 수신 동작은 다음과 같이 이행된다. 즉, D2B 수신기(11)로부터의 데이터는 시프트 레지스터(13)에 기입된다. 시프트 레지스터(13)에 기입된 데이터의 양이 소정의 양에 도달하는 경우, 시프트 레지스터(13)의 데이터는 프로토콜 제어기(16)에 병렬로 전송된다. 동시에, D2B 수신기(11)로부터의 데이터에 관한 패리티 체킹 회로(15)에 의해 패리티 체킹 동작이 이행되며, 패리티 체킹의 결과는 프로토콜 제어기(16)에 전송된다. 이어서, 패리티 체킹 결과가 성공적이라면, 프로토콜 제어기(16)는 수신된 데이터를 호스트 인터페이스(3)의 판독 데이터 버퍼(31)에 전송한다.
도2의 직렬 데이터 전송 장치의 전송 동작이 다음과 같이 이행된다. 즉, 프로토콜 제어기(16)가 전송될 데이터를 호스트 인터페이스(3)의 기입 데이터 버퍼(2032)로부터 수신한 경우, 조정 검출기(14)는 D2B 버스(2)에 대한 점유 동작을 이행하며, 직렬 데이터 전송 장치(1)에 의해 D2B 버스(2)가 점유된 후에, 프로토콜 제어기(16)는 D2B 전송기(12)를 통해서 D2B 버스(2)에 데이터를 전송한다.
도3의 직렬 데이터 전송 장치(1)(는 정확한 동기화, 전송 동작 중의 버스 점유 동작 및 고속 동작에 응답할 필요가 있기 때문에, 직렬 데이터 전송 장치(1)는 더욱 복잡하고 비싸지게 되었다.
본 발명을 예시하는 도4에서, 직렬 데이터 전송 장치(1)는 시프트 레지스터(13), 조정 검출기(14), 패리티 체킹 회로(15) 및 프로토콜 제어기(16) 대신에 필터(17), 에지 검출기(18), 타이머(19), 중앙 처리 장치(CPU)(20) 및 직렬 인터페이스(21)를 포함한다. 즉, 에지 검출기(18)의 출력 신호가 CPU(20)의 인터럽트 단자 INT1에 입력되는 경우, 후술될 에지 검출 인터럽트 루틴이 이행된다. 또한, 타이머(19)의 출력 신호가 CPU(20)의 인터럽트 단자 INT2에 입력되는 경우, 후술될 에지 검출 인터럽트 루틴이 이행된다.
도4의 직렬 데이터 전송 장치에 사용된 신호 포맷을 도시하는 도5에서, 헤더(101A)는 도2의 해더(101)의 모드 비트(M) 대신에 멀티어드레스(multiaddress) 비트를 포함하며, 데이터 필드(105A)는 도2의 데이터 필드의 데이터 끝(E)을 포함하지 않는다. 또한, 데이터 필드(105A)의 바이트들의 개수를 한정하기 위해 메시지 길이 필드(106)가 첨가된다. 메시지 길이 필드(106)는 메시지 길이 비트를 포함하며, 메시지 길이 비트에 이어서 패리티 비트(P) 및 확인 비트(A)가 후속된다.
도5의 신호 포맷의 1개 비트를 도시하는 타이밍도인 도6에서, 각 비트의 기간(term)은 값이 1인 스탠바이(stand-by) 시간 주기, 값이 0인 동기화 시간 주기, 비트의 값에 좌우되는 값을 갖는 데이터 시간 주기, 및 값이 1인 서스펜션(suspension) 시간 주기로 구성되어 있다. 이 경우에, 동기화 시간 주기의 길이는 데이터 시간 주기의 길이와 거의 동일하다.
에지 검출 인터럽트 루틴이 도7에 도시되어 있다.
먼저 단계(701)에서, 에지 검출 인터럽트 동작이 허용되는 가의 여부가 검출된다. 타이머 인터럽트 동작이 이행되는 경우, 에지 검출 인터럽트 동작이 금지된다. 오직 에지 인터럽트 동작이 허용된 경우에만, 제어가 단계(702)로 진행한다. 그렇지 않으면, 제어는 단계(706)로 곧 바로 진행한다.
다음으로, 단계(702)에서, 타이머(19)에 설정될 샘플링 시간이 계산된다.
다음으로, 단계(703)에서, 샘플링 시간이 타이머(19)에 설정되고, 타이머가 시작된다.
다음으로, 단계(704)에서, 에지 검출 인터럽트 동작이 금지되며, 반면에, 단계(705)에서, 타이머 인터럽트 동작이 허용된다.
도7의 에지 검출 인터럽트 루틴은 단계(706)에서 완료된다.
타이머 인터럽트 루틴은 도8에 도시되어 있다.
먼저, 단계(801)에서, 타이머 인터럽트 동작이 허용되었는 지의 여부가 검출된다. 타이머 인터럽트 동작은 도7의 단계(705)에 의해 허용된다는 것을 명심하라. 타이머 인터럽트 동작이 금지되는 경우, 제어는 단계(802)로 진행한다. 타이머 인터럽트 동작이 허용되는 경우, 제어는 단계(803)로 진행한다.
단계(803)에서, 어드레스 ADD가 측정된다. 어드레스 ADD는 수신 모드에 대해서 ADD1로 초기화되며, 어드레스 ADD는 전송 모드에 대해서 ADD1'로 초기화된다는 것을 명심하라.
ADD가 ADD1과 동일한 경우, 시작 비트(ST)의 수신 모드는 단계(804)에서 이행된다.
ADD가 ADD2와 동일한 경우, 멀티어드레스 비트의 수신 프로세스는 단계(805)에서 이행된다.
ADD가 ADD3, ADD4, … 또는 ADD15와 동일한 경우, 마스터 어드레스 필드의 수신 프로세스는 단계(807)에서 이행된다.
ADD가 ADD16, ADD17, … 또는 ADD29와 동일한 경우, 슬레이브 어드레스 필드의 수신 프로세스는 단계(809)에서 이행된다.
ADD가 ADD30, ADD31, … 또는 ADD35와 동일한 경우, 제어 필드의 수신 프로세스는 단계(811)에서 이행된다.
ADD가 ADD36, ADD37, … 또는 ADD45와 동일한 경우, 메시지 길이 필드의 수신 프로세스 단계(813)에서 이행된다.
ADD가 ADD46, ADD47, … 또는 ADD55와 동일한 경우, 데이터 필드의 수신 프로세스는 단계(815)에서 이행된다.
ADD가 ADD1'와 동일한 경우, 멀티어드레스 비트의 전송 프로세스는 단계(806)에서 이행된다.
ADD가 ADD2', ADD3', … 또는 ADD14'와 동일한 경우, 마스터 어드레스 필드의 전송 프로세스는 단계(808)에서 이행된다.
ADD가 ADD15', ADD16', … 혹은 ADD28'와 동일한 경우, 슬레이브 어드레스 필드의 전송 프로세스는 단계(810)에서 이행된다.
ADD가 ADD29', ADD30', … 혹은 ADD34'와 동일한 경우, 제어 필드의 전송 프로세스는 단계(812)에서 이행된다.
ADD가 ADD35', ADD36', … 혹은 ADD44'와 동일한 경우, 메시지 길이 필드의 전송 프로세스는 단계(814)에서 이행된다.
ADD가 ADD45', ADD46' 등과 동일한 경우, 데이터 필드의 전송 프로세스는 단계(816)에서 이행된다.
수신 모드는 도9, 10, 11, 12, 13, 14, 15를 참조하여 다음에 설명될 것이다.
도8의 단계(804)의 상세한 플로우차트인 도9의 단계(901)에서 시작 펄스 ST가 도4의 펄스로부터 페치된다. 다음으로, 단계(903)에서 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)는 재기동된다. 다음으로, 도8의 루틴이 단계(904)에 의해 완결된다.
도8의 단계(805)의 상세한 플로우챠트인 도10의 단계(1001)에서 멀티어드레스(MA)가 도4의 필터(17)로부터 폐치된다. 다음으로, 단계(1002)에서, 어드레스 ADD는 ADD3이 되도록 유발된다. 다음으로 단계(1003)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1004)에 의해 완결된다.
도8의 단계(807)의 상세한 플로우챠트인 도11의 단계(1001-1)에서, 만일 ADD=ADD3이면, 마스터 어드레스 비트들의 최상위 비트(MSB) M11은 이 경우에 12 비트이며, 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1003-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동한다. 다음으로, 도8의 루틴이 단계(1004-1)에 의해 완결된다.
또한, 만일 ADD=ADD4이면, 단계(1001-2)에서, 마스터 어드레스 비트(M10)이 도4듸 필터(17)로부터 페치된다. 다음으로 단계(1002-2)에서 어드레스 ADD는 ADD5가 되도록 유발된다. 다음으로, 단계(1003-2)에서, 샘플링 시간이 타이머(19)내에 설정되고 타이머(19)가 재기동한다. 다음으로, 도8의 루틴이 단계(1004-2)에 의해 완결된다.
유사하게, 만일 ADD=ADD14이면, 단계(1001-2)에서, 마스터 어드레스 비트들의 최하위 비트(LSB)(M00)는 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1002-2)에서 어드레스 ADD는 ADD5가 되도록 유발한다. 다음으로, 단계(1003-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1004-2)에 의해 완결된다.
또한, 만일 ADD=ADD15이면, 단계(1001-13)에서, 마스터 어드레스 비트들의 패리티 비트(P)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1002-3)에서 어드레스 ADD는 ADD16이 되도록 유발된다. 다음으로, 단계(1003-13)에서, 샘플링 시간이 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1004-13)에 의해 완결된다.
도8의 단계(809)의 상세한 플로우챠트인 도12에서, 만일 ADD=ADD16이면, 단계(1201-1)에서 슬레이브 어드레스 비트들의 MSB(S11)의 이 경우에 12비트이며, 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1201-1)에서 어드레스 ADD는 ADD17이 되도록 유발된다. 다음으로, 단계(1203-1)에서, 샘플링 시간이 타이머(19)내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1204-1)에 의해 완결된다.
또한, 만일 ADD=ADD17이면, 단계(1201-2)에서 슬레이브 어드레스 비트 S10이 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1202-2)에서 어드레스 ADD는 ADD18이 되도록 유발된다. 다음으로 단계(1203-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1204-2)에 의해 완결된다.
유사하게, 만일 ADD-ADD27이면, 단계(1201-12)에서, 슬레이브 어드레스 비트들의 LSB(S00)는 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1202-12)에서 어드레스 ADD는 ADD28이 되도록 유발된다. 다음으로, 단계(1203-12)에서, 샘플링 시간이 타이머(19)내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1204-12)에 의해 완결된다.
또한, 만일 ADD-ADD28이면, 단계(1201-13)에서, 슬레이브 어드레스 비트들의 패리티 비트(P)가 도4의 필터(178)로부터 페치된다. 다음으로, 단계(1202-13)에서 어드레스 ADD는 ADD29가 되도록 유발된다. 다음으로, 단계(1203-13)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1204-13)에 의해 완결된다.
또한, 만일 ADD=ADD29이면, 단계(1201-14)에서, 수신된 마스터 어드레스 비트(M11 내지 M00)과 수신된 슬레이브 어드레스 비트(S11 내지 S00)가 그들의 수신된 패리티(P)에 따라 정확한지의 여부가 결정된다. 또한, 수신된 슬레이브 비트(S11 내지 S00)는 이 슬레이브 유닛의 어드레스를 가리킨다. 결과적으로, 수신된 마스트 어드레스 비트와 수신된 슬레이브 어드레스 비트가 정확하고, 수신된 슬레이브 어드레스 비트가 이 슬레이브 유닛의 어드레스를 나타낼 때만 제어는 단계(1202-14)로 진행하고, 그렇지 않다면 제어는 단계(1206-14)로 진행한다. 단계(1202-14)에서, 수신된 멀티어드레스(MA) 비트가 0(액티브)인지의 여부가 결정된다. 멀티어드레스 비트가 1일 때만, 제어는 단계(1203-14)로 진행하고, 그렇지 않다면 제어는 단계(1204-14)로 진행한다. 단계(1203-14)에서, 확인 비트(A)는 직렬 인터페이스(21)와 D2B 전송기(12)를 경유해 마스터 유닛으로 전송된다. 다음으로, 단계(1204-14)에서, 어드레스 ADD는 ADD30이 되도록 유발된다. 다음으로, 단계(1205-14)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 반면에, 단계(1206-14)에서, 어드레스 ADD는 ADD1이 되도록 유발된다. 그리고, 단계(1207-14)에서, 에지 검출 인터럽트 동작이 허용되고, 타이머 인트럽트 동작이 금지되어, 수신 모드를 초기화한다. 다음으로, 도8의 루틴이 다녜(1208-14)에 의해 완결된다.
도8의 단계(811)의 상세한 플로우챠트인 도13에서, 만일 ADD=ADD30이면, 단계(1301-1)에서, 이 경우에 4비트인 제어 비트들의 MAB C03이 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1302-1)에서 어드레스 ADD는 ADD31이 되도록 유발된다. 다음으로, 단계(1303-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1304-1)에 의해 완결된다.
또한, 만일 ADD=ADD31이면, 단계(1301-2)에서, 제어 비트(C02)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1302-2)에서, 어드레스 ADD는 ADD32가 되도록 유발된다. 다음으로, 단계(1303-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1304-2)에 의해 완결된다.
유사하게, 만일 ADD=ADD33이면, 단계(1301-4)에서, 제어 비트 LSB C00이 도4의 필터(17)로부터 페치된다. 다음으로 단계(1302-4)에서, 어드레스 ADD는 ADD34가 되도록 유발된다. 다음으로 단계(1303-4)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1304-4)에 의해 완결된다.
또한, 만일 ADD=ADD34이면, 단계(1301-5)에서, 제어 비트의 패리티 비트(P)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1302-5)에서, 어드레스 ADD는 ADD35가 되도록 유발된다. 다음으로, 단계(1303-5)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1304-5)에 의해 완결된다.
또한, 만일 ADD=ADD35이면, 단계(1301-6)에서, 수신된 제어 비트(C03 내지 C00)이 그들의 수신된 패리티(P)에 따라 정확한지의 여부가 결정된다. 그 결과, 수신된 제어 비트가 정확할 때만 제어는 단계(1302-6)로 진행한다. 그렇지 않다면, 제어는 단계(1302-6)으로 진행한다. 단계(1302-6)에서, 수신된 멀티어드레스(MA) 비트가 0(액티브)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 때만, 제어는 단계(1303-6)으로 진행한다. 그렇지 않다면, 제어는 단계(1304-6)로 직접 진행한다. 단계(1303-6)에서, 확인 비트(A)는 직렬 인터페이스(21)와 D2B 전송기(12)를 경유해 마스터 유닛으로 전송된다. 다음으로, 단계(1304-6)에서, 어드레스 ADD는 ADD36이 되도록 유발된다. 다음으로 단계(1305-6)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 반면에, 단계(1306-6)에서, 어드레스 ADD는 ADD1이 L되도록 유발된다. 그리고, 단계(1307-6)에서, 에지 검출 인터럽트 동작이 허용되고, 타이머 인트럽트 동작이 금지되어, 수신 모드를 초기화한다. 다음으로, 도8의 루틴이 단계(1308-6)에 의해 완결된다.
도8의 단계(813)의 상세한 플로우 챠트인 도14에서, 만일 ADD=ADD36이면, 단계(1401-1)에서, 이 경우에 8비트인 메시지 길이 비트들이 MSB(L07)이 도4의 필터(17)로부터 페치된다. 다음으로 단계(1402-1)에서, 어드레스 ADD가 ADD37이 되도록 유발된다. 다음으로 단계(1403-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1404-1)에 의해 완결된다.
또한, 만일 ADD=ADD37이면, 단계(1402-1)에서, 메시지 길이 비트(L06)가 도4의 필터(17)로부터 페치된다. 다음으로 단계(1402-2)에서, 어드레스 ADD는 ADD38이 되도록 유발된다. 다음으로 단계(1403-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1404-2)에 의해 완결된다.
유사하게, 만일 ADD=ADD43이면, 단계(1401-8)에서, 메시지 길이 비트들의 LSB(L00)이 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1402-8)에서, 어드레스 ADD는 ADD44가 되도록 유발된다. 다음으로, 단계(1403-8)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1404-8)에 의해 완결된다.
또한, 만일 ADD=ADD44이면, 단계(1401-9)에서, 메시지 길이 비트들의 패리티 비트(P)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1402-9)에서, 어드레스 ADD는 ADD45가 되도록 유발된다. 다음으로, 단계(1403-9)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1404-9)에 의해 완결된다.
또한, 만일 ADD=ADD45이면, 단계(1401-10)에서, 수신된 메시지 길이 비트(L07 내지 L00)이 그들의 수신된 패리티(P)에 따라 정확한지의 여부가 결정된다. 그 결과, 수신된 메시지 길이 비트들이 정확할 때만 제어는 단계(1402-10)으로 진행한다. 그렇지 않다면, 제어는 단계(1406-10)으로 진행한다. 단계(1402-10)에서, 수신된 멀티어드레스(MA) 비트가 0(액티브)인지의 여부가 결정된다. 멀티어드레스 비트가 1일 때에만, 제어는 단계(1403-10)으로 진행한다. 그렇지 않다면, 제어는 단계(1404-10)으로 진행한다. 단계(1403-10)에서, 확인 비트(A)는 직렬 인터페이스(21)와 D2B 전송기(12)를 경유해 마스터 유닛으로 전송된다. 다음으로, 단계(1404-10)에서, 어드레스 ADD는 ADD46이 되도록 유발된다. 다음으로, 단계(1405-10)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 반면에, 단계(1406-10)에서 어드레스 ADD는 ADD1이 되도록 유발된다. 그리고, 단계(1407-10)에서, 에지 검출 인터럽트 동작이 허용되고, 타이머 인트럽트 동작이 금지되어, 수신 모드를 초기화한다. 다음으로, 도8의 루틴이 단계(1408-10)에 의해 완결된다.
메시지 길이 비트들(M07, M06, …, M00)은 아래와 같은 데이터 필드로 데이터 바이트 수를 정의한다.
메시지 길이 L 바이트 수
1h1
2h2
· ·
· ·
· ·
FFh225
0h256
도8의 단계(815)의 상세한 플로우챠트인 도15에서, 만일, ADD-ADD46이면, 단계(1501-1)에서, 1바이트 데이터인 MSB(D07)이 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1502-1)에서, 어드레스 ADD는 ADD47이 되도록 유발된다. 단계(1503-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1504-1)에 의해 완결된다.
또한, 만일, ADD=ADD47이면, 단계(1501-2)에서, 1바이트 데이터의 제2 비트(D06)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1502-2)에서, 어드레스 ADD는 ADD48이 되도록 유발된다. 다음으로 단계(1503-2)에서, 샘플링 시간이 타이머(19)내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(1504-2)에 의해 완결된다.
유사하게, 만일 ADD=ADD53이면, 단계(1501-8)에서, 1바이트 데이터의 LSB(D00)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1502-8)에서, 어드레스 ADD는 ADD54가 되도록 유발된다. 다음으로, 단계(1503-8)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1504-8)에 의해 완결된다.
또한, 만일 ADD=ADD54이면, 단계(1502-9)에서, 1바이트 데이터의 패리티 비트(P)가 도4의 필터(17)로부터 페치된다. 다음으로, 단계(1502-9)에서, 어드레스 ADD는 ADD55가 되도록 유발된다. 다음으로, 단계(1503-9)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1504-9)에 의해 완결된다.
또한, 만일 ADD=ADD55이면, 단계(1501-10)에서, 수신된 1바이트 데이트 비트(D07 내지 D00)가 그들의 수신된 패리티(P)에 따라 정확한지의 여부가 결정된다. 결과적으로, 수신된 데이터 비트가 정확한 때에만 제어는 단계(1502-10)으로 진행한다. 그렇지 않다면, 제어는 단계(1509-10)으로 진행한다. 단계(1502-10)에서, 도4의 판독 데이터 버퍼(31)가 비었는지의 여부가 결정된다. 판독 데이터 버퍼(31)가 비어 있는 때에만 제어는 단계(1503-10)으로 진행한다. 그렇지 않다면, 제어는 단계(1509-10)으로 진행한다. 단계(1503-10)에서, 수신된 멀티어드레스(MA) 비트가 0(액티브)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 때에만 제어는 단계(1504-10)로 진행한다. 그렇지 않다면 제어는 단계(1505-10)으로 직접 진행한다. 단계(1504-10)에서, 확인 비트(A)는 직렬 인터페이스(21)와 D2B 전송기(12)를 경유해 마스터 유닛으로 전송된다. 단계(1505-10)에서, 수신된 바이트 개수 L은 1만큼씩 카운트 다운(count down)된다. 즉,
L ← L-1
다음으로, 단계(1505-11)에서, 개수 L이 0에 도달했는지의 여부가 결정된다. L이 0에 도달했을 때에만, 제어는 단계(1509-10)으로 진행한다. 그렇지 않다면, 제어는 단계(1507-10)으로 진행한다. 단계(1507-10)에서, 어드레스 ADD는 ADD30이 되도록 유발된다. 다음으로 단계(1508-10)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 반면에, 단계(1509-10)에서, 어드레스 ADD는 ADD1이 되도록 유발되고, 단계(1510-10)에서, 에지 검출 인터럽트 동작이 허용되고, 타이머 인터럽트 동작이 금지되어, 수신 모드를 초기화한다. 다음으로, 도8의 루틴이 단계(1511-11)에 의해 완결된다.
전송 모드는 도16, 7, 17, 18A, 18B, 18C, 18D, 19, 20, 21 및 22를 참조하여 다음에 설명될 것이다.
전송 요구 루틴인 도16에서, 이 루틴은 전송될 데이터가 도4의 데이터 버퍼(32) 내로 기입될 때 이행된다.
단계(1601)에서, 직렬 데이터 전송 장치(11')가 현재 수신 모드에 있는지의 여부가 결정된다. 만일 도4의 직렬 데이터 전송장치(11')가 수신 모드에 있다면, 어드레스 ADD는 ADD2, ADD3, …, 혹은 ADD55임을 주목하라. 따라서, 단계(1601)에서, 어드레스 ADD가 ADD2, ADD3, …, 혹은 ADD55인지의 여부가 결정된다. 어드레스 ADD가 ADD2, ADD3, …, 혹은 ADD55가 아니면, 제어는 단계(1602, 1603 및 1604)로 간다. 만일 어드레스 ADD가 ADD2, ADD3, …, ADD55 중의 하나이면, 제어는 단계(1606)으로 직접 간다.
단계(1602)에서, ADD1'가 어드레스 ADD 내에 설정된다.
다음으로, 단계(1603)에서, 에지 검출 인터럽트 동작이 허용되고, 반면에 단계(1604)에서, 타이머 인터럽트 동작은 금지된다.
다음으로, 단계(1605)에서, 시작 펄스(ST)는 D2B 버스(2)로 전송된다.
다음으로, 도16의 루틴이 단계(1606)에 의해 완결된다.
에지 검출 인터럽트 동작이 단계(1603)에서 허용되고, 시작 펄스 신호(ST)가 직렬 데이터 전송 장치(1')의 D2B 전송기(12)로부터 D2B 버스(2)로 전송된 후에, 펄스 ST는 직렬 데이터 전송 장치(11')에 의해 매 초마다 수신된다. 그 결과, 도7에 도시된 에지 검출 인터럽트 루틴이 이행된다. 즉, 제어는 단계(701)를 경유해 단계(702)로 진행한다. 단계(702)에서, 타이머(19) 내에 설정될 샘플링 시간이 계산된다. 다음으로, 단계(703)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 기동된다. 다음으로, 단계(704)에서, 에지 검출 인터럽트 동작이 금지되고, 반면에, 타이머 인터럽트 동작이 허용된다. 도7의 에지 검출 인터럽트 루틴이 단계(706)에 의해 완결된다. 따라서, 도8에 도시된 타이머 인터럽트 루틴은 ADD=ADD1'인 조건에서 실질적으로 이행된다.
단계(806)의 상세한 플로우챠트인 도17의 단계(1701)에서, 동기 신호가 D2B 버스(2)에 전송된다. 그리고 단계(1702)에서, 대기 동작이 동기 기간 동안 동기 신호를 유지하기 위해 이행된다(도6 참조). 다음으로, 단계(1703)에서, 멀티어드레스 비트 신호(MA(T))가 D2B 버스(2)로 전송되고, 단계(1704)에서, 대기 동작이 대기 기간(TD)동안 멀티어드레스 비트 신호를 유지하기 위해 이행된다. 다음으로, 단계(1705)에서, 신호(MA(R))이 도4의 필터(17)로부터 페치된다.
다음으로, 단계(1706)에서, 수신된 신호(MA(R))이 멀티어드레스 신호(MA(T))와 일치하는지의 여부가 결정된다. 그 결과, MA(R) = MA(T)일 때만, 멀티어드레스 신호(MA(T))가 D2B 버스(2) 상에 안전하게 놓이기 위해, 제어는 단계(1707 및 1708)로 진행한다. 그렇지 않다면, 제어는 단계(1709 및 1910)으로 진행한다.
단계(1707)에서, 어드레스 ADD2'가 되도록 유발된다. 다음으로, 단계(1708)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머가 재기동된다.
반면에, 단계(1709)에서, 어드레스 ADD가 ADD1이 되도록 유발되고, 단계(1710)에서, 에지 검출 인터럽트 동작이 허용되고 타이머 인터럽트가 금지되어, 전송 모드를 수신 모드 대기 상태로 전환한다.
도8의 루틴은 단계(1711)에 의해 완결된다. 도18A, 도18B, 도18C, 도18D는 도8의 단계(808)의 상세한 플로우챠트이다.
만일 ADD=ADD21'이면, 단계(1801-1)에서, 동기 신호가 D2B 버스(2)로 전송되고, 단계(1802-1)에서, 대기 동작이 동기 기간 동안 동기 신호를 유지하기 위해 이행된다(도6 참조). 다음으로, 단계(1803-1)에서, 마스터 어드레스 비트의 MSB(M11)가 D2B 버스(2)로 전송되고, 단계(1804-1)에서, 대기 동작이 대기 기간 TD동안 MSB(M11)를 유지하기 위해 이행된다. 다음으로, 단계(1805-1)에서, 신호 M11(R)이 도4의 필터(17)로부터 페치된다.
다음으로, 단계(1806-1)에서, 수신된 신호 M11(R)이 MSB[M11(T)]와 일치하는지의 여부가 결정된다. 그 결과, M11(R)=M11(T)인 때만, MSB[M11(T)]가 D2B 버스(2) 상에 안전하게 놓이도록 제어는 단계(1807-1 및 1808-1)로 진행한다. 그렇지 않다면, 제어는 단계(1809-1 및 1810-1)로 진행한다.
단계(1807-1)에서, 어드레스 ADD가 ADD3'가 되도록 유발된다. 다음으로, 단계(1808-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동된다.
반면에, 단계(1809-1)에서, 어드레스 ADD가 ADD1이 되도록 유발되고, 단계(1810-1)에서, 에지 검출 인터럽트 동작이 허용되고 타이머 인터럽트가 금지되어, 전송 모드를 수신 모드 대기 상태로 전환한다. 도8의 루틴은 단계(1811-1)에 의해 완결된다.
또한, ADD=ADD3'이면, 단계(1801-2)에서, 동기 신호가 D2B 버스(2)로 전송되고, 단계(1802-2)에서, 대기 신호가 동기 기간 동안 동기 신호를 유지하기 위해 이행된다(도6 참조). 다음으로, 단계(1803-2)에서, 마스터 어드레스 비트 M10이 D2B 버스(2)로 전송되고, 단계(1804-2)에서, 대기 동작이 대기 기간(TD) 동안 마스터 어드레스 비트 M10을 유지하기 위해 이행된다. 다음으로, 단계(1805-2)에서, 신호 M10(R)이 도4의 필터(17)로부터 페치된다.
다음으로, 단계(1806-2)에서, 수신된 신호 M10(R)이 마스터 어드레스 비트 M10(T)와 일치하는지의 여부가 결정된다. 그 결과, M10(R) = M10(T)일 때만, 마스터 어드레스 비트 M10(T)가 D2B 버스(2) 상에 안전하게 놓이도록, 제어는 단계(1807-2 및 1808-2)로 진행한다. 그렇지 않다면, 제어는 단계(1809-2 및 1810-2)로 진행한다.
단계(1807-2)에서, 어드레스 ADD는 ADD4'가 되도록 유발된다. 다음으로, 단계(1808-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동된다.
반면에, 단계(1807-2)에서,어드레스 ADD는 ADD1이 되도록 유발된다. 다음으로, 단계(1810-2)에서, 에지 검출 인터럽트 동작이 허용되고 타이머 인터럽트가 금지되어, 전송 모드를 수신 모드 대기 상태로 전환한다. 도8의 루틴은 단계(1811-2)에 의해 완결된다.
또한, 만일 ADD=ADD13'이면, 단계(1801-12)에서, 동기 신호가 D2B 버스(2)로 전송되고, 단계(1802-12)에서, 대기 신호가 동기 기간 동안 동기 신호를 유지하기 위해 이행된다(도6 참조). 다음으로, 단계(1803-12)에서, 마스터 어드레스 비트의 LSB M00가 D2B 버스(2)로 전송되고, 단계(1804-12)에서, 대기 동작이 대기 기간 TD 동안 LSB M00를 유지하기 위해 이행된다. 다음으로, 단계(1805-12)에서, 신호 M00(R)이 도8의 필터(17)로부터 페치된다.
다음으로, 단계(1806-12)에서, 수신된 신호(M00(R))이 LSB M00(T)와 일치하는지의 여부가 결정된다. 그 결과, M00(R) = M00(T)일 때만, LSB M00(T)가 D2B 버스(2) 상에 안전하게 놓이도록, 제어는 단계(1807-12 및 1808-12)로 진행한다. 그렇지 않다면, 제어는 단계(1809-12 및 1810-12)으로 진행한다.
단계(1807-12)에서, 어드레스 ADD가 ADD14'가 되도록 유발된다. 다음으로, 단계(1808-12)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동한다. 반면에, 단계(1809-12)에서, 어드레스 ADD가 ADD1이 되도록 유발되고, 단계(1810-12)에서, 에지 검출 인터럽트 동작이 허용되고 타이머 인터럽트가 금지되어, 전송 모드를 수신 모드 대기 상태로 전환한다. 도8의 루틴은 단계(1811-12)에 의해 완결된다.
또한, ADD=ADD14'이면, 단계(1801-13)에서, 동기 신호가 D2B 버스(2)로 전송되고, 단계(1801-13)에서, 대기 신호가 동기 기간 동안 동기 신호를 유지하기 위해 이행된다(도6 참조). 다음으로, 단계(1803-13)에서, 마스터 어드레스 비트 M10의 패리티 비트(P)가 D2B 버스(2)로 전송되고, 단계(1804-12)에서, 대기 동작이 대기 기간(TD)동안 패리티 비트(P)를 유지하기 위해 이행된다. 다음으로, 단계(1805-13)에서, 신호 P(R)이 도4의 필터(17)로부터 페치된다.
다음으로, 단계(1806-13)에서, 수신된 신호 P(R)이 P(T)와 일치하는지의 여부가 결정된다. 그 결과, P(R) = P(T)일 때만, 패리티 비트 P(T)가 D2B 버스(2) 상에 안전하게 놓이도록, 제어는 단계(1807-13 및 1808-13)으로 진행한다. 그렇지 않다면, 제어는 단계(1809-13 및 1810-13)으로 진행한다.
단계(1807-13)에서, 어드레스 ADD가 ADD15'가 되도록 유발된다. 다음으로, 단계(1808-13)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동한다. 반면에, 단계(1809-13)에서, 어드레스 ADD가 ADD1이 되도록 유발되고, 단계(1810-13)에서, 에지 검출 인터럽트 동작이 허용되고 타이머 인터럽트가 금지되어, 전송 모드를 수신 모드 대기 상태로 전환한다. 도8의 루틴은 단계(1811-13)에 의해 완결된다.
도17, 18A, 18B, 18C 및 18D에서, 단계(1704, 1804-1, 1804-2, …, 1804-12 및 1804-13)에 있는 대기 동작의 대기 기간(TD)은 다음과 같이 표현된다.
TD = 2ab/(1 - a)
+ (1 + a)(1Td+ 2Tt+ Tr)
+ Tf
여기서 a는 주파수 정확도;
b는 동기화 시간 주기;
Td는 D2B 전송기(12)의 지연시간;
Tt는 D2B 버스(2)의 지연시간;
Tr은 D2B 수신기(11)의 지연시간; 및
Tf는 필터(17)의 지연시간
따라서, 만일 a=0.05%, b=20㎲, Td= 1.6㎲, Tt= 0.9㎲, Tr= 0.75㎲,
및 Tr= 0,5㎲이면, TD는 9㎲이다.
도8의 단계(810)의 상세한 플로우챠트인 도19에서, 만일 ADD = ADD15'이면, 단계(1901-1)에서, 이 경우에 12비트인 슬레이브 어드레스 비트의 MSB[S11]은 직렬 인터페이스(21) 및 D2B 전송기(12)를 경유해 D2B 버스(2)로 전송된다. 다음으로 단계(1902-1)에서, 어드레스 ADD가 ADD16'이 되도록 유발된다. 다음으로, 단계(1903-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1904-1)에 의해 완결된다.
만일 비트(S11)가 0이면, 직렬 인터페이스(21)는 동기 신호와 데이터 신호 모두가 0이 되도록 설정된다(도6 참조). 반면에, 비트(S11)가 1이면, 직렬 인터페이스(21)는 동기 신호는 0, 데이터 신호는 1이 되도록 설정된다(도6 참조).
또한, ADD=ADD16' 이면, 단계(1901-2)에서, 슬레이브 어드레스 비트(S10)가 직렬 인터페이스(21) 및 D2B 전송기(12)를 통해 D2B 버스(2)로 전송된다. 다음으로, 단계(1902-2)에서, 어드레스 ADD는 ADD17'이 되도록 유발된다. 다음으로, 단계(1903-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 설정된다. 다음으로, 도8의 루틴이 단계(1904-2)에 의해 완결된다.
유사하게, ADD=ADD26'이면, 단계(1901-12)에서, 슬레이브 어드레스 비트의 LSB S00이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통해 D2B 버스(2)로 전송된다. 다음으로, 단계(1902-12)에서, 어드레스 ADD는 ADD27'이 되도록 유발된다. 다음으로, 단계(1903-12)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 설정된다. 다음으로, 도8의 루틴이 단계(1904-12)에 의해 완결된다.
또한, 만일 ADD=ADD27'이면, 단계(1901-13)에서, 슬레이브 어드레스 비트의 패리티 비트(P)가 직렬 인터페이스(21) 및 D2B 전송기(12)를 통해 D2B 버스(2)로 전송된다. 다음으로, 단계(1902-13)에서, 어드레스 ADD가 ADD28'이 되도록 유발된다. 다음으로, 단계(1903-13)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(1904-13)에 의해 완결된다.
또한, 만일 ADD = ADD28'이면, 단계(1901-14)에서, 전송된 멀티어드레스(MA) 비트가 0(액티브)인지의 여부가 결정되고, 멀티어드레스 비트가 1인 때에만, 제어는 단계(1902-14)로 진행한다. 그렇지 않다면, 제어는 단계(1902-14)로 직접 진행한다. 단계(1902-14)에서, 슬레이브 유닛으로부터의 확인 비트(A)가 페치된다. 그리고, 단계(1903-14)에서, 확인 비트가 0(액티브)인지의 여부가 결정된다. 확인 비트(A)가 0인 때에만 제어는 단계(1904-14 및 1905-14)로 진행한다. 그렇지 않다면, 제어는 단계(1906-14 및 1907-14)로 진행한다. 단계(1904-14)에서, 어드레스 ADD가 ADD29'가 되도록 유발된다. 다음으로, 단계(1905-14)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 반면에, 단계(1906-14)에서, 어드레스 ADD는 ADD1이 되도록 유발된다. 그리고 단계(19087-14)에서, 에지 검출 인터럽트 동작이 허용되고 타이머 인터럽트 동작이 금지되어, 전송 모드를 수신 대기 모드로 바꾼다. 다음으로, 도8의 루틴은 단계(1908-14)에 의해 완결된다.
도8의 단계(812)의 상세한 플로우챠트인 도20에서, 만일 ADD=ADD29'이면, 단계(2001-1)에서, 이 경우에 4 비트인 제어 비트의 MSB[C03)]이 직렬 인터페이스(21) 및 D2B 전송기(12)를 경유해 D2B 버스(2)로 전송된다. 다음으로, 단계(2002-1)에서, 어드레스 ADD가 ADD301'이 되도록 유발된다. 다음으로, 단계(2003-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로 도8의 루틴이 단계(2004-1)에 의해 완결된다.
또한, 만일 ADD=ADD301'이면, 단계(2001-2)에서, 제어 비트의 C02가 직렬 인터페이스(21) 및 D2B 전송기(12)를 경유해 D2B 버스(2)로 전송된다. 다음으로, 단계(2002-2)에서, 어드레스 ADD가 ADD31'가 되도록 유발된다. 다음으로, 단계(2003-2)에서, 샘플링 시간이 타이머(19) 내에 설정되고, 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(2004-2)에 의해 완결된다.
유사하게, 만일 ADD=ADD32'이면, 단계(2001-4)에서, 제어 비트의 LSB C00이 직렬 인터페이스(21) 및 D2B 전송기(12)를 경유해 D2B 버스(2)로 전송된다. 다음으로, 단계(2002-4)에서, 어드레스 ADD가 ADD33'이 되도록 유발된다. 다음으로, 단계(2003-4)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(2004-4)DPN 의해 완결된다.
만일 ADD=ADD33'이면, 단계(2001-5)에서, 제어 비트의 패리티 비트(P)가 직렬 인터페이스(21) 및 D2B 전송기(12)를 경유해 D2B 버스(2)로 전송된다. 다음으로, 단계(2002-5)에서, 어드레스 ADD가 ADD34'가 되도록 유발된다. 다음으로, 단계(2003-4)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(2004-5)에 의해 완결된다.
또한, ADD=ADD34'이면, 단계(2001-6)에서, 전송된 멀티어드레스(MA)가 0(액티브)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 때에만 제어는 단계(2002-6)으로 진행한다. 그렇지 않다면, 슬레이브 유닛으로부터의 확인 비트(A)가 페치되고, 단계(2003-6)에서, 확인 비트(A)가 0(액티브)인지의 여부가 결정된다. 확인 비트가 0이니 경우에만, 제어는 단계(2004-6 및 2005-6)으로 진행하고, 그렇지 않다면, 제어는 단계(2006-6 및 2007-6)으로 진행한다. 단계(2004-6)에서, 어드레스 ADD는 ADD35'가 되도록 유발된다. 다음으로, 단계(2005-6)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 반면에, 단계(2006-6)에서, 어드레스 ADD는 ADD1이 되도록 유발된다. 단계(2007-6)에서, 에지 검출 인터럽트 동작이 허용되고, 타이머 인터럽트 동작이 금지되어, 전송 모드를 수신 모드 스탠바이 상태로 바꾼다. 다음으로, 도8의 루틴이 단계(2008-6)에 의해 완결된다.
도8의 단계(814)의 상세한 플로우챠트인 도21에서, 만일 ADD=ADD36'이면, 단계(2101-1)에서, 이 경우에는 8비트인 메시지 길이 비트 MSB(L07)이 직렬 인터페이스(21) 및 D2B 버스(2)를 경유해 D2B 버스(2)로 전송된다. 다음으로, 단계(2102-1)에서, 어드레스 ADD가 ADD37'가 되도록 유발된다. 다음으로, 단계(2103-1)에서, 샘플링 시간이 타이머(19) 내에 설정되고 타이머(19)가 재기동된다. 다음으로, 도8의 루틴이 단계(2104-1)에 의해 완결된다.
또한, ADD=ADD37'이면, 단계(2101-2)에서, 메시지 길이 비트 L06이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)로 전송된다. 그 다음으로, 단계(2103-2)에서, 샘플링 시간이 타이머(19)에서 설정되며 타이머(29)가 다시 개시된다. 다음으로, 도8의 루틴이 단계(2104-2)에 의해 완료된다.
마찬가지로, 만일 ADD=ADD42'라면, 단계(2101-8)에서 슬레이브 어드레스 비트의 LSB S00이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)로 전송된다. 그 다음으로, 단계(2102-8)에서 어드레스 ADD가 ADD43'이 된다. 그 다음으로, 단계(2103-8)에서, 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 재기동된다. 그 다음으로, 도8의 루틴이 단계(2104-8)에 의해 완료된다.
또한, 만일 ADD=ADD43'이라면, 단계(2101-9)에서 슬레이브 어드레스 비트의 패리티 비트 P가 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2102-9)에서 어드레스 ADD가 ADD44'로 된다. 그 다음으로, 단계(2103-9)에서 샘플링 시간이 타이머(19)에서 설정되며 타이머(19)가 재기동된다. 그 다음으로, 도8의 루틴이 단계(2104-9)에 의해 완료된다.
또한, 만일 ADD=ADD44'이면, 단계(2101-10)에서, 전송된 멀티어드레스(MA) 비트가 0(작동)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 경우에만, 제어가 단계(2102-10)으로 진행한다. 만일 그렇지 않다면, 제어는 바로 단계(2102-10)으로 진행한다. 단계(2102-10)에서, 슬레이브 유닛으로부터 확인 비트(A)가 페치되며, 단계(2103-10)에서 확인 비트가 0(작동)인지의 여부가 결정된다. 확인 비트(A)가 0인 경우에만, 제어는 단계(2104-10) 및 단계(2105-10)으로 진행한다. 만일 그렇지 않다면, 제어는 단계(2106-10) 및 단계(2107-10)으로 진행한다. 단계(2104-10)에서, 어드레스 ADD가 ADD45'로 된다. 그 다음으로, 단계(2105-10)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 다른 경우, 단계(2106-10)에서 어드레스 ADD가 ADD1로 되며, 단계(2107-10)에서 에지 검출 인터럽트 동작이 허용되고 또 타이머 인터럽트 동작이 금지되는데, 이에 따라 전송 모드가 수신 모드를 위한 스탠바이 상태로 변경되게 된다. 그 다음으로, 도8의 루틴이 단계(2108-10)에 의해 완료된다.
도8의 단계(814)의 상세한 플로우챠트인 도22에서, 만일 ADD=ADD45'이면, 단계(2201-1)에서 1 바이트 데이터의 MAB D07이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-1)에서 어드레스 ADD가 ADD46'이 된다. 그 다음으로, 단계(2203-1)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 재기동된다. 그 다음으로, 도8의 루틴이 단계(2204-1)에 의해 완료된다.
또한, 만일 ADD=ADD46'이라면, 단계(2201-2)에서 1 바이트 데이터의 제2 비트 D06이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-2)에서 어드레스 ADD가 ADD47'이 된다. 그 다음으로, 단계(2203-2)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 재기동된다. 그 다음으로, 도8의 루틴이 단계(2204-2)에 의해 완료된다.
마찬가지로, 만일 ADD=ADD52'라면, 단계(2201-8)에서 1 바이트 데이터의 LSB D00이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-8)에서 어드레스 ADD가 ADD53'이 된다. 그 다음으로, 단계(2203-8)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 재기동된다. 그 다음으로, 도8의 루틴이 단계(2204-8)에 의해 완료된다.
또한, 만일 ADD=ADD53'라면, 단계(2201-9)에서 1 바이트 데이터의 패리티 비트 P가 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-9)에서 어드레스 ADD가 ADD54'이 된다. 그 다음으로, 단계(2203-9)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2204-9)에 의해 완료된다.
또한, 만일 ADD=ADD54'라면, 단계(2201-10)에서 전송된 멀티어드레스(MA) 비트가 0(작동)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 경우에만, 제어가 단계(2202-10)으로 진행한다. 만일 그렇지 않다면, 제어는 바로 단계(2202-10)으로 진행한다. 단계(2202-10)에서, 슬레이브 유닛으로부터 확인 비트(A)가 페치되며, 단계(2203-10)에서 확인 비트가 0(작동)인지의 여부가 결정된다. 확인 비트(A)가 0인 경우에만, 제어는 단계(2204-10) 및 단계(2204-10)으로 진행한다. 만일 그렇지 않다면, 제어는 단계(2208-10) 및 단계(2209-10)으로 진행한다. 단계(2204-10)에서, 바이트의 전송 수 L이 1만큼 카운트 다운된다.
L ← L - 1
그 다음으로, 단계(2205-10)에서 수 L이 0에 도달했는지의 여부가 결정된다. L이 0에 도달한 경우에만, 제어는 단계(2208-10) 및 단계(2209-10)으로 진행한다. 만일 그렇지 않다면, 제어는 단계(2206-10) 및 단계(2207-10)으로 진행한다. 단계(2206-10)에서, 어드레스 ADD가 ADD451'이 된다. 그 다음으로, 단계(2203-10)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 다른 경우, 어드레스 ADD가 ADD1이 되며, 에지 검출 인터럽트 동작이 허용되고 또 타이머 인터럽트 동작이 금지되는데, 이에 따라 전송 모드가 수신 모드를 위한 스탠바이 상태로 변경하게 된다. 그 다음으로, 도8의 루틴이 단계(2210-10)에 의해 완료된다.
본 발명에 따라 본 명세서에서 상술된 바와 같이, 타이머가 직렬 신호의 에지에 응하여 작동되며, 또 비트 데이터의 페치 동작 또는 전송 동작이 타이머에 응하여 이행되기 때문에, 직렬 데이터의 수신 및 전송이 복잡한 하드웨어를 요구하지 않고서도 이행될 수 있다.
또한, 만일 ADD=ADD37'이면, 단계(2101-2)에서, 메시지 길이 비트 L06이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)로 전송된다. 그 다음으로, 단계(2103-2)에서, 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2104-2)에 의해 완료된다.
마찬가지로, 만일 ADD=ADD42'라면, 단계(2101-8)에서 슬레이브 어드레스 비트의 LSB S00이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2102-8)에서 어드레스 ADD가 ADD43'이 된다. 그 다음으로, 단계(2103-8)에서, 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2104-8)에 의해 완료된다.
또한, 만일 ADD=ADD43'이라면, 단계(2101-9)에서 슬레이브 어드레스 비트의 패리티 비트 P가 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2102-9)에서 어드레스 ADD가 ADD44'로 된다. 그 다음으로, 단계(2103-9)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2104-9)에 의해 완료된다.
또한, 만일 ADD=ADD44'라면, 단계(2101-10)에서, 전송된 멀티어드레스(MA) 비트가 0(작동)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 경우에만, 제어가 단계(2102-10)으로 진행한다. 만일 그렇지 않다면, 제어는 바로 단계(2102-10)으로 진행한다. 단계(2102-10)에서, 슬레이브 유닛으로부터 확인 비트(A)가 페치되며, 단계(2103-10)에서 확인 비트가 0(작동)인지의 여부가 결정된다. 확인 비트(A)가 0인 경우에만, 제어는 단계(2104-10) 및 단계(2105-10)으로 진행한다. 만일 그렇지 않다면, 제어는 단계(2106-10) 및 단계(2107-10)으로 진행한다. 단계(2104-10)에서, 어드레스 ADD가 ADD45'로 된다. 그 다음으로, 단계(2105-10)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 다른 경우, 단계(2106-10)에서 어드레스 ADD가 ADD1로 되며, 단계(2107-10)에서 에지 검출 인터럽트 동작이 허용되고 또 타이머 인터럽트 동작이 금지되는데, 이에 따라 전송 모드가 수신 모드를 위한 스탠바이 상태로 변경되게 된다. 그 다음으로, 도8의 루틴이 단계(2108-10)에 의해 완료된다.
도8의 단계(814)의 상세한 흐름도인 도22에서, 만일 ADD=ADD45'라면, 단계(2201-1)에서 1 바이트 데이터의 MAB D07이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-1)에서 어드레스 ADD가 ADD46'이 된다. 그 다음으로, 단계(2203-1)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2204-1)에 의해 완료된다.
또한, 만일 ADD=ADD46'이라면, 단계(2201-2)에서 1 바이트 데이터의 제2 비트 D06이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-2)에서 어드레스 ADD가 ADD47'이 된다. 그 다음으로, 단계(2203-2)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2204-2)에 의해 완료된다.
마찬가지로, 만일 ADD=ADD52'라면, 단계(2201-8)에서 1 바이트 데이터의 LSB D00이 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-8)에서 어드레스 ADD가 ADD53'이 된다. 그 다음으로, 단계(2203-8)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2204-8)에 의해 완료된다.
또한, 만일 ADD=ADD53'라면, 단계(2201-9)에서 1 바이트 데이터의 패리티 비트 P가 직렬 인터페이스(21) 및 D2B 전송기(12)를 통하여 D2B 버스(2)에 전송된다. 그 다음으로, 단계(2202-9)에서 어드레스 ADD가 ADD54'이 된다. 그 다음으로, 단계(2203-9)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 그 다음으로, 도8의 루틴이 단계(2204-9)에 의해 완료된다.
또한, 만일 ADD=ADD54'라면, 단계(2201-10)에서 전송된 멀티어드레스(MA) 비트가 0(작동)인지의 여부가 결정된다. 멀티어드레스 비트가 1인 경우에만, 제어가 단계(2202-10)으로 진행한다. 만일 그렇지 않다면, 제어는 바로 단계(2202-10)으로 진행한다. 단계(2202-10)에서, 슬레이브 유닛으로부터 확인 비트(A)가 페치되며, 단계(2203-10)에서 확인 비트가 0(작동)인지의 여부가 결정된다. 확인 비트(A)가 0인 경우에만, 제어는 단계(2204-10) 및 단계(2204-10)으로 진행한다. 만일 그렇지 않다면, 제어는 단계(2208-10) 및 단계(2209-10)으로 진행한다. 단계(2204-10)에서, 바이트의 전송 수 L이 1만큼 카운트 다운된다.
L ← L - 1
그 다음으로, 단계(2205-10)에서 수 L이 0에 도달했는지의 여부가 결정된다. L이 0에 도달한 경우에만, 제어는 단계(2208-10) 및 단계(2209-10)으로 진행한다. 만일 그렇지 않다면, 제어는 단계(2206-10) 및 단계(2207-10)으로 진행한다. 단계(2206-10)에서, 어드레스 ADD가 ADD45'이 된다. 그 다음으로, 단계(2203-10)에서 샘플링 시간이 타이머(19)에서 설정되며, 타이머(19)가 다시 개시된다. 다른 경우, 어드레스 ADD가 ADD1이 되며, 에지 검출 인터럽트 동작이 허용되고 또 타이머 인터럽트 동작이 금지되는데, 이에 따라 전송 모드가 수신 모드를 위한 스탠바이 상태로 변경하게 된다. 그 다음으로, 도8의 루틴이 단계(2210-10)에 의해 완료된다.
본 발명에 따라 본 명세서에서 상술된 바와 같이, 타이머가 직렬 신호의 에지에 응하여 작동되며, 또 비트 데이터의 페치 동작 또는 전송 동작이 타이머에 응하여 이행되기 때문에, 직렬 데이터의 수신 및 전송이 복잡한 하드웨어를 요구하지 않고서도 이행될 수 있다.

Claims (9)

  1. 데이터 전송 버스(2)에 접속된 직렬 데이터 전송 장치에 있어서, 상기 데이터 전송 버스에서 신호 내의 에지를 검출하는 에지 검출수단(18); 타이머 수단; 상기 에지에 응답하여 상기 타이머 수단을 동작시키고, 상기 타이머 수단이 동작될 때 정지되는 제1 동작 수단; 및 그 내용이 선정된 값에 도달하는 상기 타이머 수단에 응답하여, 상기 데이터 전송 버스를 통해 비트 데이터를 페치하는 동작과 상기 데이터 전송 버스에 비트 데이터를 전송하는 동작 중 한 동작을 실행하기 위한 제2 동작 수단을 포함하는 것을 특징으로 하는 직렬 데이터 전송 장치.
  2. 제1항에 있어서, 상기 제2 동작 수단은 그 내용이 상기 선정된 값에 도달하는 상기 타이머 수단에 응답하여, 상기 타이머 수단을 재기동 시키는 것을 특징으로 하는 직렬 데이터 전송 장치.
  3. 제1항에 있어서, 상기 제2 동작 수단은 비정상적인 상기 페치 동작에 의해 페치된 상기 비트 데이터에 응답하여, 상기 타이머 수단을 정지시키고, 상기 제1 동작을 동작시키는 것을 특징으로 하는 직렬 데이터 전송 장치.
  4. 제3항에 있어서, 상기 제2 동작 수단은 상기 제1 동작 수단이 동작될 때 수신 모드에 대해 상기 장치를 스탠바이(standby) 상태로 설정하는 것을 특징으로 하는 직렬 데이터 전송 장치.
  5. 제1항에 있어서, 상기 제2 동작 수단은 비정상적인 상기 전송 동작에 의해 전송된 상기 비트 데이터에 응답하여, 상기 타이머 수단을 정지시키고, 상기 제1 동작을 동작시키는 것을 특징으로 하는 직렬 데이터 전송 장치.
  6. 제5항에 있어서, 상기 제2 동작 수단은 상기 제1 동작 수단이 동작될 때 수신 모드에 대해 상기 장치를 스탠바이 상태로 설정하는 것을 특징으로 하는 직렬 데이터 전송 장치.
  7. 제1항에 있어서, 상기 제2 동작 수단은 상기 전송 동작이 실행될 때의 타이밍으로부터 지연된 타이밍으로 상기 데이터 전송 버스를 통해 비트 데이터를 페치하기 위한 페치수단; 및 상기 페치 수단에 의해 페치된 데이터를 상기 전송 동작에 의해 전송된 상기 비트 데이터와 비교하여, 상기 장치가 상기 데이터 전송 버스를 점유하고 있는 지의 여부를 결정하기 위한 수단을 포함하는 것을 특징으로 하는 직렬 데이터 전송 장치.
  8. 제7항에 있어서, 상기 제2 동작 수단은 상기 장치가 상기 데이터 전송 버스를 점유하고 있지 않을 때 수신 모드에 대해 상기 장치를 스탠바이 상태로 전가하기 위한 수단을 더 포함하는 것을 특징으로 하는 직렬 데이터 전송 장치.
  9. 데이터 전송 버스(2)에 접속된 직렬 데이터 전송 장치에 있어서, 상기 데이터 전송 버스에서 신호 내의 에지를 검출하기 위한 에지 검출 수단(18); 타이머 수단; 상기 에지에 응답하여 상기 타이머 수단을 동작시키고, 상기 타이머 수단이 동작될 때 정지되는 에지 인터럽트 동작 수단; 및 그 내용이 선정된 값에 도달하는 상기 타이머 수단에 응답하여, 수신 모드 중에는 상기 데이터 전송 버스를 통한 비트 데이터의 페치 동작을 실행시키고, 전송 모드 중에는 상기 데이터 전송 버스로의 비트 데이터의 전송 동작을 실행시키며, 상기 타이머 수단을 재기동시키기 위한 타이머 인터럽트 동작 수단을 포함하는 것을 특징으로 하는 직렬 데이터 전송 장치.
KR1019960030826A 1995-07-28 1996-07-27 에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직 렬 데이터 전송 장치 KR100203608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP19368895A JP2704144B2 (ja) 1995-07-28 1995-07-28 シリアルデータ伝送装置及びその制御方法
JP95-193688 1995-07-28

Publications (2)

Publication Number Publication Date
KR970009026A KR970009026A (ko) 1997-02-24
KR100203608B1 true KR100203608B1 (ko) 1999-06-15

Family

ID=16312133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960030826A KR100203608B1 (ko) 1995-07-28 1996-07-27 에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직 렬 데이터 전송 장치

Country Status (5)

Country Link
US (1) US5838747A (ko)
EP (1) EP0756401B1 (ko)
JP (1) JP2704144B2 (ko)
KR (1) KR100203608B1 (ko)
DE (1) DE69607701T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3180054B2 (ja) * 1997-05-16 2001-06-25 インターナショナル・ビジネス・マシーンズ・コーポレ−ション ネットワーク・セキュリティ・システム
US6779030B1 (en) * 1997-10-06 2004-08-17 Worldcom, Inc. Intelligent network
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
USRE48433E1 (en) 2005-01-27 2021-02-09 The Chamberlain Group, Inc. Method and apparatus to facilitate transmission of an encrypted rolling code
US9148409B2 (en) 2005-06-30 2015-09-29 The Chamberlain Group, Inc. Method and apparatus to facilitate message transmission and reception using different transmission characteristics
US8422667B2 (en) 2005-01-27 2013-04-16 The Chamberlain Group, Inc. Method and apparatus to facilitate transmission of an encrypted rolling code
EP2309677B1 (en) * 2009-10-06 2012-09-05 Nxp B.V. Wake up detector for a bus transceiver
US20110316668A1 (en) * 2010-06-24 2011-12-29 Laird Edward T Method and Apparatus to Facilitate Message Transmission and Reception Via Wireline Using Different Transmission Characteristics
GB2516837B (en) 2013-07-31 2015-12-09 Ip Access Ltd Network elements, wireless communication system and methods therefor
US10484139B2 (en) * 2014-09-19 2019-11-19 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Address verification on a bus
US10652743B2 (en) 2017-12-21 2020-05-12 The Chamberlain Group, Inc. Security system for a moveable barrier operator
US11074773B1 (en) 2018-06-27 2021-07-27 The Chamberlain Group, Inc. Network-based control of movable barrier operators for autonomous vehicles
CA3107457A1 (en) 2018-08-01 2020-02-06 The Chamberlain Group, Inc. Movable barrier operator and transmitter pairing over a network
US10997810B2 (en) 2019-05-16 2021-05-04 The Chamberlain Group, Inc. In-vehicle transmitter training

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4308418A1 (de) * 1993-03-17 1994-09-22 Elsa Gmbh Bitratenerkennung
US5450450A (en) * 1993-03-31 1995-09-12 Panasonic Technologies, Inc. Asynchronous data transmitting and receiving system
JP2752030B2 (ja) * 1993-04-16 1998-05-18 沖電気工業株式会社 ローカルエリアネットワーク回線における信号送受信装置

Also Published As

Publication number Publication date
EP0756401A2 (en) 1997-01-29
EP0756401A3 (en) 1997-07-30
DE69607701T2 (de) 2000-11-02
EP0756401B1 (en) 2000-04-12
JPH0946361A (ja) 1997-02-14
JP2704144B2 (ja) 1998-01-26
KR970009026A (ko) 1997-02-24
DE69607701D1 (de) 2000-05-18
US5838747A (en) 1998-11-17

Similar Documents

Publication Publication Date Title
KR100203608B1 (ko) 에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직 렬 데이터 전송 장치
JPH0828746B2 (ja) パケット交換システムにおける端末収容回路のアドレス設定・フィルタリング方式
US5737633A (en) Serial data receiving device having a memory for storing a reception permit signal which enable or disable the device from hand-shaking with the transmitting device
US5263028A (en) Frame transfer device for a fixed format frame transmission network
JP3348330B2 (ja) 通信制御方法
EP0601853A2 (en) Line accommodation circuit
US5875174A (en) Time-division multiplex communication control circuit for ATM terminal
JPS6359042A (ja) 通信インタ−フエイス装置
JPH0458646A (ja) バッファ管理方式
JP3009020B2 (ja) 警備端末装置
JP2562241B2 (ja) 防災監視装置
JP2953878B2 (ja) データ転送システム
EP0132645A2 (en) Method and apparatus for facilitating collision detection
JP3512278B2 (ja) シリアル通信処理装置
JP3027652B2 (ja) 位相制御回路
JP3217042B2 (ja) 疑似パリティエラー信号発生機能を備えた半導体装置
JP3456009B2 (ja) 通信方式
JP2573210B2 (ja) 通信システム
JPH0736807A (ja) 通信制御方法
JP2004328624A (ja) データ通信装置及び方法
JPS63102427A (ja) 受信アドレス制御方式
JPH0561783A (ja) マイクロコンピユータ
JPS63146641A (ja) 受信装置
JPH088941A (ja) 単方向ループ型伝送回路
Smiczek et al. Communication with Dallas Semiconductor MicroLAN devices in sensors on remote locations

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090311

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee