JP3027652B2 - 位相制御回路 - Google Patents
位相制御回路Info
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- JP3027652B2 JP3027652B2 JP4156750A JP15675092A JP3027652B2 JP 3027652 B2 JP3027652 B2 JP 3027652B2 JP 4156750 A JP4156750 A JP 4156750A JP 15675092 A JP15675092 A JP 15675092A JP 3027652 B2 JP3027652 B2 JP 3027652B2
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- Japan
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- frame
- data
- control circuit
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相制御回路に関し、特
にフレームメモリを用いて伝送されて来たデータを受信
装置に入力する場合の位相制御を行う位相制御回路に関
するものである。
にフレームメモリを用いて伝送されて来たデータを受信
装置に入力する場合の位相制御を行う位相制御回路に関
するものである。
【０００２】伝送されて来たデータを受ける受信装置に
おいては、伝送クロックと装置クロックの周波数が異な
っているときにはフレームメモリを用いてデータの乗り
換えが行われるが、この場合にフレームメモリからデー
タを安定した形で読み出すため両クロックの位相が重な
らないようにする位相制御回路が必要となる。
おいては、伝送クロックと装置クロックの周波数が異な
っているときにはフレームメモリを用いてデータの乗り
換えが行われるが、この場合にフレームメモリからデー
タを安定した形で読み出すため両クロックの位相が重な
らないようにする位相制御回路が必要となる。
【０００３】
【従来の技術】図７は従来の位相制御回路を示したもの
で、図中、１はＦＩＦＯメモリ、エラスティック・スト
ア、又はデュアルポートメモリ等のフレームメモリを示
し、このフレームメモリ１の入力側には遅延部１１を経
由した場合の入力データか又は遅延部１１を経由しない
場合の入力データを選択するセレクタ１２が接続されて
おり、このセレクタ１２は、入力データから抽出した伝
送クロックと受信装置で生成されるフレームメモリ１か
らデータを読み出すための受信側クロックとの位相差を
判定する位相差判定部１３での判定結果によって切替制
御されるようになっている。
で、図中、１はＦＩＦＯメモリ、エラスティック・スト
ア、又はデュアルポートメモリ等のフレームメモリを示
し、このフレームメモリ１の入力側には遅延部１１を経
由した場合の入力データか又は遅延部１１を経由しない
場合の入力データを選択するセレクタ１２が接続されて
おり、このセレクタ１２は、入力データから抽出した伝
送クロックと受信装置で生成されるフレームメモリ１か
らデータを読み出すための受信側クロックとの位相差を
判定する位相差判定部１３での判定結果によって切替制
御されるようになっている。
【０００４】このような位相制御回路では、伝送クロッ
クと受信側クロックとの位相差が閾値より大きいときに
は受信側クロックによりフレームメモリ１から安全に出
力データが得られるので、セレクタ１２を下側に切り替
えて遅延部１１を経由しないデータをフレームメモリ１
に書き込むが、伝送クロックと受信側クロックとの位相
差が閾値より小さいときにはフレームメモリ１から読み
出されるデータにはエラーが生じ得るので、セレクタ１
２を図示の点線で示すように上側に切り替えて遅延部１
１を経由させたデータをフレームメモリ１に書き込むこ
とにより実質的に伝送クロックと受信側クロックとの安
全な位相差を確保している。
クと受信側クロックとの位相差が閾値より大きいときに
は受信側クロックによりフレームメモリ１から安全に出
力データが得られるので、セレクタ１２を下側に切り替
えて遅延部１１を経由しないデータをフレームメモリ１
に書き込むが、伝送クロックと受信側クロックとの位相
差が閾値より小さいときにはフレームメモリ１から読み
出されるデータにはエラーが生じ得るので、セレクタ１
２を図示の点線で示すように上側に切り替えて遅延部１
１を経由させたデータをフレームメモリ１に書き込むこ
とにより実質的に伝送クロックと受信側クロックとの安
全な位相差を確保している。
【０００５】
【発明が解決しようとする課題】現在、新同期方式と称
されるＮＮＩ(Network Node Interface)方式において
は、非同期系の網が介在することを考慮して図４及び図
５に示すようなフォーマットのＳＴＭフレーム（図示の
例ではＳＴＭ−１フレーム）が使用されており、その各
行の最初の９バイト分の無効データであるオーバーヘッ
ド（ＳＯＨ）中の第４行目において常にスタッフバイト
（３バイト分）を利用したスタッフ動作によりオーバー
ヘッド部分以外の有効データであるペイロード部分のポ
インタ先頭値を図６に示すように変動させている。
されるＮＮＩ(Network Node Interface)方式において
は、非同期系の網が介在することを考慮して図４及び図
５に示すようなフォーマットのＳＴＭフレーム（図示の
例ではＳＴＭ−１フレーム）が使用されており、その各
行の最初の９バイト分の無効データであるオーバーヘッ
ド（ＳＯＨ）中の第４行目において常にスタッフバイト
（３バイト分）を利用したスタッフ動作によりオーバー
ヘッド部分以外の有効データであるペイロード部分のポ
インタ先頭値を図６に示すように変動させている。
【０００６】即ち、図６(a) に示す如く、第４行のペイ
ロード部分のポインタ先頭値が＋側にスタッフされた
ときには、同図(b) に示すようにポインタ先頭値は点
線位置から実線位置にずれて遅れ、一方、同図(c) に示
すようにポインタ先頭値が−側にスタッフされたとき
には、同図(d) に示すようにポインタ先頭値は点線位
置から実線位置にずれて進むこととなる。
ロード部分のポインタ先頭値が＋側にスタッフされた
ときには、同図(b) に示すようにポインタ先頭値は点
線位置から実線位置にずれて遅れ、一方、同図(c) に示
すようにポインタ先頭値が−側にスタッフされたとき
には、同図(d) に示すようにポインタ先頭値は点線位
置から実線位置にずれて進むこととなる。
【０００７】従って、このＳＴＭフレームを伝送する場
合、図７に示す従来の位相制御回路では位相の遅延制御
を遅延部１１を挿入するか否かの違いだけで固定的に行
っているため、図６に示すようなスタッフ動作が起きた
ときに、遅延部１１による遅延動作が行われたために却
って伝送クロックと受信側クロックとの位相差が確保で
きなくなってしまい、位相スリップが生じてデータエラ
ーが発生してしまうという問題があった。
合、図７に示す従来の位相制御回路では位相の遅延制御
を遅延部１１を挿入するか否かの違いだけで固定的に行
っているため、図６に示すようなスタッフ動作が起きた
ときに、遅延部１１による遅延動作が行われたために却
って伝送クロックと受信側クロックとの位相差が確保で
きなくなってしまい、位相スリップが生じてデータエラ
ーが発生してしまうという問題があった。
【０００８】従って、本発明は、ＮＮＩ方式のＳＴＭフ
レームの場合でも伝送クロックと受信側クロックとの最
適な位相差を確保できる位相制御回路を実現することを
目的とする。
レームの場合でも伝送クロックと受信側クロックとの最
適な位相差を確保できる位相制御回路を実現することを
目的とする。
【０００９】
【課題を解決するための手段】図１は、上記のような問
題点を解決する本発明に係る位相制御回路を概念的に示
したもので、本発明は、伝送クロックに基づき位相差を
確保するための遅延部４を介して入力データのフレーム
メモリ１への書込を制御すると共に該入力データのデー
タ数をカウントする書込制御部２と、該書込制御部２か
ら該カウント値を受けて一定データ量と比較することに
より該入力データのスタッフ量を検出し該スタッフ量に
対応して該フレームメモリ１から該入力データの読出を
受信側クロックに基づき制御する読出制御部３とを備え
ている。
題点を解決する本発明に係る位相制御回路を概念的に示
したもので、本発明は、伝送クロックに基づき位相差を
確保するための遅延部４を介して入力データのフレーム
メモリ１への書込を制御すると共に該入力データのデー
タ数をカウントする書込制御部２と、該書込制御部２か
ら該カウント値を受けて一定データ量と比較することに
より該入力データのスタッフ量を検出し該スタッフ量に
対応して該フレームメモリ１から該入力データの読出を
受信側クロックに基づき制御する読出制御部３とを備え
ている。
【００１０】また本発明では、遅延部４を用いる代わり
に、フレームメモリ１が１フレーム分を越える遅延量を
有していてもよい。
に、フレームメモリ１が１フレーム分を越える遅延量を
有していてもよい。
【００１１】更に本発明では、該入力データとして、Ｎ
ＮＩ方式によるＳＴＭフレームのオーバーヘッドを用い
ることができる。
ＮＩ方式によるＳＴＭフレームのオーバーヘッドを用い
ることができる。
【００１２】
【作用】図１に示した本発明では、書込制御部２が伝送
クロックに基づいて入力データをフレームメモリ１に書
き込むが、このとき入力データは受信側クロックと一定
の位相差を確保するための遅延部４で一旦遅延されてか
ら書き込まれる。この遅延部４での１フレーム分を越え
る遅延量はフレームメモリ１により発生することもでき
る。
クロックに基づいて入力データをフレームメモリ１に書
き込むが、このとき入力データは受信側クロックと一定
の位相差を確保するための遅延部４で一旦遅延されてか
ら書き込まれる。この遅延部４での１フレーム分を越え
る遅延量はフレームメモリ１により発生することもでき
る。
【００１３】また、書込制御部２は、例えばＮＮＩ方式
のＳＴＭフレームを入力データとしてそのデータ数をカ
ウントして読出制御部３に絶えず知らせており、読出制
御部３ではこのカウント値を一定のデータ量と比較する
ことによりから入力データがスタッフされているか否
か、スタッフされているときにはそのスタッフ量はどの
程度かを検出し、スタッフがされているときにはそのス
タッフ量に応じて受信側クロックによりフレームメモリ
１から入力データを読み出す。
のＳＴＭフレームを入力データとしてそのデータ数をカ
ウントして読出制御部３に絶えず知らせており、読出制
御部３ではこのカウント値を一定のデータ量と比較する
ことによりから入力データがスタッフされているか否
か、スタッフされているときにはそのスタッフ量はどの
程度かを検出し、スタッフがされているときにはそのス
タッフ量に応じて受信側クロックによりフレームメモリ
１から入力データを読み出す。
【００１４】このようにして入力位相が変動した場合で
も、その入力位相に合わせて受信側位相を合わせること
ができる。
も、その入力位相に合わせて受信側位相を合わせること
ができる。
【００１５】
【実施例】図２は、図１に示した本発明に係る位相制御
回路の実施例を示したもので、この実施例では、書込制
御部２は伝送クロックに基づき入力データ中のフレーム
（ここでは図４に示したＳＴＭフレームを用いる）を検
出してＳＴＭフレーム中のペイロード情報とフレーム第
４行目のポインタ先頭値とオーバーヘッド情報とを生
成するフレーム同期部２１と、このフレーム同期部２１
からのペイロード情報を受けている間はイネーブル状態
となり、ポインタ先頭値によりセットされて伝送クロ
ックをカウントしてフレームメモリ１の書込アドレスを
発生するカウンタ２２と、フレーム同期部２１からのオ
ーバーヘッド情報をカウントしポインタ先頭値により
セットされるカウンタ２３とで構成されている。
回路の実施例を示したもので、この実施例では、書込制
御部２は伝送クロックに基づき入力データ中のフレーム
（ここでは図４に示したＳＴＭフレームを用いる）を検
出してＳＴＭフレーム中のペイロード情報とフレーム第
４行目のポインタ先頭値とオーバーヘッド情報とを生
成するフレーム同期部２１と、このフレーム同期部２１
からのペイロード情報を受けている間はイネーブル状態
となり、ポインタ先頭値によりセットされて伝送クロ
ックをカウントしてフレームメモリ１の書込アドレスを
発生するカウンタ２２と、フレーム同期部２１からのオ
ーバーヘッド情報をカウントしポインタ先頭値により
セットされるカウンタ２３とで構成されている。
【００１６】また、読出制御部３は、フレーム同期部２
１からのポインタ先頭値によりセットされカウンタ２
３からのカウント値を閾値Ｔｈ（＝８１）と比較して
「＋３」、「０」、又は「−３」のいずれかのデコード
値を出力する比較器３１と、これらのデコード値がセッ
トされたときに読出禁止用の信号を発生するカウンタ３
２と、このカウンタ３２からの読出禁止信号をイネーブ
ル信号として受信側クロックをカウントしてフレームメ
モリ１の読出アドレスを発生するフレームカウンタ３３
とで構成されている。
１からのポインタ先頭値によりセットされカウンタ２
３からのカウント値を閾値Ｔｈ（＝８１）と比較して
「＋３」、「０」、又は「−３」のいずれかのデコード
値を出力する比較器３１と、これらのデコード値がセッ
トされたときに読出禁止用の信号を発生するカウンタ３
２と、このカウンタ３２からの読出禁止信号をイネーブ
ル信号として受信側クロックをカウントしてフレームメ
モリ１の読出アドレスを発生するフレームカウンタ３３
とで構成されている。
【００１７】このような実施例の動作においては、まず
フレーム同期部２１がＳＴＭフレームを検出し、更に検
出したデータから有効データとしてのペイロードデータ
が入力している間、カウンタ２２をイネーブル状態にし
てポインタ先頭値から書込アドレスを開始してフレー
ムメモリ１に与えることによりＳＴＭフレーム中のペイ
ロード部が遅延部４を介して書き込まれることとなる。
フレーム同期部２１がＳＴＭフレームを検出し、更に検
出したデータから有効データとしてのペイロードデータ
が入力している間、カウンタ２２をイネーブル状態にし
てポインタ先頭値から書込アドレスを開始してフレー
ムメモリ１に与えることによりＳＴＭフレーム中のペイ
ロード部が遅延部４を介して書き込まれることとなる。
【００１８】一方、ＳＴＭフレームのペイロード部でな
いオーバーヘッド部の期間は、図４に示したオーバーヘ
ッドの各バイトがカウンタ２３でカウントされる。但
し、このカウントの開始は第４行目のポインタ先頭値
によって設定される。
いオーバーヘッド部の期間は、図４に示したオーバーヘ
ッドの各バイトがカウンタ２３でカウントされる。但
し、このカウントの開始は第４行目のポインタ先頭値
によって設定される。
【００１９】このカウンタ２３のカウント値は比較器３
１に送られ、ここで閾値Ｔｈと比較されるが、この閾値
Ｔｈは「８１」に設定されているため、図４に示すＳＴ
Ｍフレームがスタッフされていないときにはオーバーヘ
ッドのカウント値は「８１」となり、図６(a) の場合に
は「８１」より小さくなり、同図(c) の場合には「８
１」より大きくなる。
１に送られ、ここで閾値Ｔｈと比較されるが、この閾値
Ｔｈは「８１」に設定されているため、図４に示すＳＴ
Ｍフレームがスタッフされていないときにはオーバーヘ
ッドのカウント値は「８１」となり、図６(a) の場合に
は「８１」より小さくなり、同図(c) の場合には「８
１」より大きくなる。
【００２０】従って、同図(a) のときには「＋３」のス
タッフ指令を行うデコード値がカウンタ３２に与えら
れ、同図(c) のときには「−３」のスタッフ指示を行う
デコード値がカウンタ３２に与えられ、それ以外のとき
には「０」がカウンタ３２に与えられる。
タッフ指令を行うデコード値がカウンタ３２に与えら
れ、同図(c) のときには「−３」のスタッフ指示を行う
デコード値がカウンタ３２に与えられ、それ以外のとき
には「０」がカウンタ３２に与えられる。
【００２１】そこで、カウンタ３２は入力したデコード
値だけロードされ、これをフレームカウンタ３３のイネ
ーブル信号とするので、カウンタ３３では、カウンタ３
２によって指示された値だけＳＴＭフレーム第４行目の
スタッフバイト（３バイト）がインヒビットされること
となる。
値だけロードされ、これをフレームカウンタ３３のイネ
ーブル信号とするので、カウンタ３３では、カウンタ３
２によって指示された値だけＳＴＭフレーム第４行目の
スタッフバイト（３バイト）がインヒビットされること
となる。
【００２２】この結果、図３に示すように、フレームメ
モリ１への書込時のポインタ先頭値がスタッフ動作に
より遅らされたときには、その分だけ読出時のポインタ
先頭値も合わせて遅らされることとなり、フレームメ
モリ１の入力側の位相と出力側の位相は常に遅延部４に
よる位相差だけ確保されていることが分かる。
モリ１への書込時のポインタ先頭値がスタッフ動作に
より遅らされたときには、その分だけ読出時のポインタ
先頭値も合わせて遅らされることとなり、フレームメ
モリ１の入力側の位相と出力側の位相は常に遅延部４に
よる位相差だけ確保されていることが分かる。
【００２３】尚、上記の実施例では遅延部４を設けてい
るが、この遅延部４による１フレーム分を越える遅延量
はフレームメモリ１において発生することもできる。
るが、この遅延部４による１フレーム分を越える遅延量
はフレームメモリ１において発生することもできる。
【００２４】
【発明の効果】上記のように本発明に係る位相制御回路
によれば、フレームメモリへ書き込まれるＮＮＩ方式の
ＳＴＭフレーム等の入力データのデータ数をカウント
し、このカウント値に基づいて該入力データのスタッフ
量を検出し該スタッフ量に対応して該フレームメモリか
らの入力データの読出制御を行うように構成したので、
入力位相が変動しても出力位相は入力位相に応じて変化
し、安全確実にデータの受信を行うことができる。
によれば、フレームメモリへ書き込まれるＮＮＩ方式の
ＳＴＭフレーム等の入力データのデータ数をカウント
し、このカウント値に基づいて該入力データのスタッフ
量を検出し該スタッフ量に対応して該フレームメモリか
らの入力データの読出制御を行うように構成したので、
入力位相が変動しても出力位相は入力位相に応じて変化
し、安全確実にデータの受信を行うことができる。
【図１】本発明に係る位相制御回路を原理的に示したブ
ロック図である。
ロック図である。
【図２】本発明に係る位相制御回路の実施例を示したブ
ロック図である。
ロック図である。
【図３】本発明に係る位相制御回路によるスタッフ動作
時のポインタ値の変化を示したタイムチャート図であ
る。
時のポインタ値の変化を示したタイムチャート図であ
る。
【図４】ＮＮＩ方式によるＳＴＭ−１フレームを示した
フォーマット図である。
フォーマット図である。
【図５】ＮＮＩ方式によるＳＴＭ−１フレームを時間軸
上に展開して示した図である。
上に展開して示した図である。
【図６】ＮＮＩ方式によるＳＴＭ−１フレームのスタッ
フ動作を説明するためのタイムチャート図である。
フ動作を説明するためのタイムチャート図である。
【図７】従来例を示したブロック図である。
１ フレームメモリ ２ 書込制御部 ３ 読出制御部 ４ 遅延部 図中、同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 山縣 康孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岩切 政彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡辺 茂 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平３−217135（ＪＰ，Ａ) 特開 平３−98341（ＪＰ，Ａ) 特開 平２−223246（ＪＰ，Ａ) 特開 昭61−84136（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04J 3/00
Claims (3)
- 【請求項１】 伝送クロックに基づき位相差を確保する
ための遅延部(4) を介して入力データのフレームメモリ
(1) への書込を制御すると共に該入力データのデータ数
をカウントする書込制御部(2) と、 該書込制御部(2) から該カウント値を受けて一定データ
量と比較することにより該入力データのスタッフ量を検
出し該スタッフ量に対応して該フレームメモリ(1) から
該入力データの読出を受信側クロックに基づき制御する
読出制御部(3)と、 を備えたことを特徴とする位相制御回路。 - 【請求項２】 該遅延部(4) の代わりに、該フレームメ
モリ(1) が１フレーム分を越える遅延量を有しているこ
とを特徴とした請求項１に記載の位相制御回路。 - 【請求項３】 該入力データが、ＮＮＩ方式によるＳＴ
Ｍフレームのオーバーヘッドであることを特徴とした請
求項１又は２に記載の位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156750A JP3027652B2 (ja) | 1992-06-16 | 1992-06-16 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156750A JP3027652B2 (ja) | 1992-06-16 | 1992-06-16 | 位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066331A JPH066331A (ja) | 1994-01-14 |
| JP3027652B2 true JP3027652B2 (ja) | 2000-04-04 |
Family
ID=15634503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156750A Expired - Fee Related JP3027652B2 (ja) | 1992-06-16 | 1992-06-16 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027652B2 (ja) |
-
1992
- 1992-06-16 JP JP4156750A patent/JP3027652B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH066331A (ja) | 1994-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000118 |
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