JPH0221183B2

JPH0221183B2 -

Info

Publication number: JPH0221183B2
Application number: JP55061431A
Authority: JP
Inventors: Hiroshi Shimizu
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-05-09
Filing date: 1980-05-09
Publication date: 1990-05-14
Also published as: JPS56158548A

Description

【発明の詳細な説明】本発明は１対の伝送路を用いた時間分割方向制
御形デイジタル伝送方式により主装置と通信を行
う従装置におけるフレーム同期復帰回路に関す
る。

通信システムのデイジタル化の拡大に伴ない、
加入者端末をデイジタル化しデイジタル加入者線
伝送を行なうデイジタル通信システムの検討が進
められている。一般に双方向のデイジイタル伝送
に対しては２対のケーブルが必要であるが、加入
者へのデイジイタル伝送に対しては、既設の１対
の加入者ケーブルをそのまま利用できるよう１対
のケーブルで４線式伝送が可能となるようなデイ
ジタル伝送方式が検討されており、その１つとし
て時間分割方向制御形デイジタル伝送方式があ
る。

はじめにこの時間分割方向制御形デイジタル伝
送について簡単に説明する。第１図は本伝送方式
による通信システムの構成を示すブロツク図であ
り主装置１と従装置２とが１対の伝送路３でつな
がれている。例えば、一般の交換システムにおい
ては主装置１は交換機の加入者回路に従装置２は
デイジタル加入者端末に相当する。第２図ａ，ｂ
は主装置１と従装置２との間のデイジタル伝送に
ついて説明するための概念図であり、第３図はバ
ーストの構成を示す概念図である。第２図ａは主
装置１における信号の送受をｂは、従装置２にお
ける信号の送受を示す。第２図において同図ａに
示すように主装置１は送信信号バーストＡを伝送
路３に送出する。一方、従装置２は同図ｂに示す
ように伝送路３において生じる伝送遅延時間t_dの
後、主装置１からのバーストＡを受信する。従装
置２は、このバーストＡの受信後、主装置１への
送信信号バーストＢを伝送路３に送出する。主装
置１はこのバーストＢを伝送遅延時間t_d後受信す
る。このように一定の周期Ｔを主装置から従装置
への伝送時間と従装置から主装置への伝送時間と
に分割してバースト的に送受信を行うデイジタル
伝送方式を時間分割方向制御形デイジタル伝送方
式という。

第２図のバーストＡ，Ｂのバースト信号には第
３図に示すように信号ビツトを含む情報ビツトに
バースト同期ビツトＦが一般に付加されている。
このバースト同期ビツトＦは、バースト同期を確
立するためのものであるが、従装置においては主
装置のフレーム周波数（前述の周期Ｔの逆数）に
同期するためのものである。従つて、従装置にお
いては、バースト同期ビツトＦが検出されなくな
り同期はずれの状態と判定された場合、フレーム
同期を回復するための制御を行う必要がある。

従来、デイジタル通信におけるフレーム同期を
回復するための同期復帰方式としては、例えば遅
延シフト方式がある。この方式はフレーム同期は
ずれが生じるとカウンタのクロツクパルスを停止
してカウンタの動作を１ビツト遅らせ、フレーム
位相を相対的に後方に移動し、同期引込みを行う
ものである。この方式では同期復期時間が長くな
るという問題点がある。

本発明の目的は、時間分割方向制御形デイジタ
ル伝送においてフレーム同期復帰時間の短かいフ
レーム同期復帰回路を提供することにある。

本発明のフレーム同期復帰回路は、主装置から
のバースト信号を入力し、フレーム同期はずれを
検出する同期判定回路と前期同期判定回路から出
力される同期はずれ信号により送信回路と前記同
期判定回路から出力される同期はずれ信号により
送信回路を停止させ受信回路を常に受信可能状態
にし、フレーム同期回復を認識した後、通常の送
受信を再開させる送受信制御回路と前記バースト
信号とからバースト同期ビツトを抽出し抽出され
た前記バースト同期ビツトによりフレームカウン
タを定められた値に設定する同期ビツト抽出回路
とから構成される。以下図面を参照しながら本発
明の詳細な説明を行う。

第４図は本発明の第１の実施例を示すブロツク
図である。第４図において線路３及び受信回路４
を経て受信された主装置１からのバースト信号は
同期判定回路５、同期ビツト抽出回路６及び加入
者インタフエイス回路７に送出される。同期判定
回路５は受信されたバースト信号１３とフレーム
カウンタ１１のデコード出力１６とから同期はず
れを判定し判定結果１２をモノステーブルマルチ
バイブレータ２３に供給する。モノステーブルマ
ルチバイブレータ２３は、同期外れ信号をトリガ
として定められた時間だけ送信を禁止し常に受信
状態にする制御パルスを受信制御ゲート９及び送
信制御ゲート１０に送出する。同期ビツト抽出回
路６はバースト信号１３よりバースト同期ビツト
Ｆを抽出し、その出力１７によりフレームカウン
タ１１を所定の値に設定する。送信回路８は加入
者インタフエイス回路７からの送信すべきバース
ト信号１８を線路３に送出する。なお、フレーム
カウンタ１１は主装置１のクロツクにビツト位相
同期したクロツクにより計数を行ないデコード出
力１４，１５，１６などのタイミング制御信号を
出力している。

はじめにフレーム同期が保持されているときの
動作について説明する。なお、ベースト同期ビツ
トＦの極性を論理１とする。第５図はタイミング
チヤートを示し、第６及び第７図は、それぞれ同
期判定回路５及び同期ビツト抽出回路６の一例を
示すブロツク図である。第５図においてａは従装
置２の伝送路３上のデイジタル信号を示す図であ
り第２図のｂと同じである。ｂ，ｃ，ｄ，ｅ，ｆ
及びｇは順にフレームカウンタ１１のデコード出
力１５受信バースト信号１３、デコード出力１
６、同期ビツト抽出回路６の出力１７、デコード
出力１４及び送信バースト信号１８を示す。第６
図の同期判定回路５はフリツプフロツプ１９より
構成され、フレームカウンタ１１のデコード出力
１６の立上りで、データ入力Ｄに入力される受信
バースト信号１３をラツチし、その出力Ｑを判定
結果１２とする。フレーム同期が保持されている
時は、フリツプフロツプ１９はバースト同期ビツ
トＦをラツチするので、その出力Ｑは論理１とな
る。従つて、判定結果１２の論理が０のとき同期
はずれを示すことになる。

第７図の同期ビツト抽出回路６は、バーストＡ
及びＢのバースト長と同じシフト段数を有し、受
信バースト信号１３（バーストＡ）を入力するシ
フトレジスタ２０とシフトレジスタ２０の並列出
力のうち第１段出力はインバータ２１により反転
させて他の段の出力は、そのまま入力するNOR
ゲート２２より構成されており、NORゲート２
２の出力は同期ビツト抽出回路６の出力１７とな
る。

受信バースト信号１３のバースト長は第５図の
ｃに示すようにフレーム周期Ｔの半分以下であ
り、非受信時における受信回路４の出力は論理０
である。従つて、バースト同期ビツトＦ即ち受信
バースト信号１３の最初の論理１のビツトは一定
期間論理０が続いた後の論理１のビツト検出によ
り抽出できる。受信バースト信号において最も長
く論理０が連続し、かつバースト同期ビツト以外
に論理１が現われるのは、受信バースト信号１３
の最後のビツトが論理１の場合である。この場
合、受信バースト信号１３は最初のビツトと最後
のビツトが論理１となり、バースト長より２ビツ
ト少ないビツト数論理０が続くという構成にな
る。従つて、受信された論理１の信号がバースト
同期ビツトか否かは、それ以前に論理０がバース
ト長より１ビツト少ないビツト数連続したか否か
により判定できる。第７図の同期抽出回路は上記
の方法により判定されたバースト同期ビツトを抽
出する回路であり、シフトレジスタ２０は受信回
路４の出力をバースト長と同じビツト数記憶し、
NORゲート２２はバースト長より１ビツト少な
いビツト数論理０が連続した後、論理１が受信さ
れたときのみ抽出されたバースト同期ビツトとし
て正パルスを出力する。

同期状態では、モノステーブルマルチバイブレ
ータ２３には判定結果１２が論理１なのでトリガ
信号が供給されず、モノステーブルマルチバイブ
レータ２３の出力は論理１を保持する。従つて、
受信制御ゲート９は、第５図のｂに示すデコード
出力１５を、そのまま受信回路４の制御入力に印
加する。受信回路４は制御入力が論理０のときの
みエネイブルになるので、バーストＡのみ受信バ
ースト信号１３として第５図のｃに示すように出
力する。同期判定回路５では、バースト同期ビツ
トＦと同位相で立上るよう設定された第５図のｄ
に示すデコード出力１６によりバースト同期ビツ
トＦをラツチするので、判定結果１２は論理１を
保持する。一方、同期ビツト抽出回路６において
は前述した方法により受信バースト信号１３の最
初の論理１を補促し、バースト同期ビツトＦを抽
出する。同期ビツト抽出回路６の出力１７の正パ
ルスで表わされる抽出されたバースト同期ビツト
を第５図のｅに示す。

この出力１７の正パルスによりフレームカウン
タ１１は所定の値を格納するが、フレーム同期が
保持されているので、カウンタ出力がシフトする
こととはない。送信制御ゲート１０は、モノステ
ーブルマルチバイブレータ２３の出力が論理１な
ので第５図のｆに示すデコード出力１４を、その
まま送信回路８の制御入力に印加する。受信回路
５は制御入力が論理１のときのみエネイブルにな
るので、第５図のｇに示す送信バースト信号１８
は、第５図のａに示すようにバーストＢとして伝
送路３に出力される。

次に同期はずれが生じた場合の同期復帰動作に
ついて説明する。モノステーブルマルチバイブレ
ータ２３は、同期はずれ信号が同期判定回路５よ
り出力されてから定められた時間例えば１フレー
ム（時間Ｔ）の間、受信制御ゲート９及び送信制
御ゲート１０の出力論理を０にするためのもので
あり、判定結果１２の立下がりから設定された時
定数の間論理０を出力する。

第１１図は従装置２のフレーム位相が前方にシ
フトしたことにより生じたフレーム同期はずれの
復帰過程を示すタイミングチヤートである。

第８図のａ，ｂ，ｃ，ｄ，ｅ，ｆ，及びｇは順
に伝送路３のデイジタル信号、受信制御ゲート９
の出力、受信バースト信号１３、デコード出力１
６、同期ビツト抽出回路６の出力１７、判定結果
１２及びモノステーブルマルチバイブレータ２３
の出力を示す。モノステーブルマルチバイブレー
タ２３は第８図のｆに示す判定結果１２の立下り
より時間Ｔの間論理０を出力する。従つて、同期
はずれが検出されたフレームでは送信が停止さ
れ、全て受信可能状態になる。次のフレームのバ
ーストＡを受信する時点では、既にフレーム同期
は確立されているので、それ以降通常の送受信を
行う。

第９図は、従装置２のフレーム位相が後方にシ
フトしたことにより生じたフレーム同期はずれの
復帰過程を示す図である。第９図のａ，ｂ，ｃ，
ｄ，ｅ，ｆ及びｇは、第８図のそれと同じものを
示し、ｈ及びｉは送信制御ゲート１０の出力及び
送信バースト信号１８を示す。フレーム位相が後
方へシフトしたため、第９図のｃに示すようにバ
ーストＡを全て受信できず、同期判定回路５のフ
リツプフロツプ１９はバースト同期ビツトＦをラ
ツチできない。従つて、デコード出力１６の立上
り時の受信バースト信号１３が論理０となつた時
点で第９図のｆに示すように判定結果１２は論理
０となり同期はずれを示す。この判定結果１２の
立下りによりモノステーブルマルチバイブレータ
２３は、時間Ｔの間出力論理を０とする。従つて
前記の時間Ｔの間、受信回路４は常に受信可能状
態となり送信回路８は送信を停止する。同期ビツ
ト抽出回路６は誤つたバースト同期ビツトを抽出
することもあるが、いずれにしろフレームカウン
タ１１は後方へシフトしたままなので、次のバー
ストＡのクレーム同期ビツトＦを受信した時点で
は第９図のｄに示すようにデコード出力１６に
は、正パルスは現われないので、判定結果１２は
論理０のままである。しかし、同期ビツト抽出回
路６は第９図のｅに示すように正しいバースト同
期ビツトを抽出するので、この時点でフレームカ
ウンタ１１は正しいフレーム位相に修正される。

一方、このフレームにおける送信バースト信号
１８の送信開始時点においては、第９図のｇに示
すようにモノステーブルマルチバイブレータ２３
の出力は論理１となつているので送信制御ゲート
１０は、第９図のｈに示す制御信号を送信回路８
に印加する。送信回路８は、第９図のｉに示す送
信バースト信号１８を伝送路３に送出する。以
後、通常の送受信を行う。このように本実施例に
おいてはフレーム位相が前方にシフトした場合で
も後方にシフトした場合でも、同期はずれが検出
してから１フレームの間にフレーム同期は回復す
る。

第１０図は本発明の第２の実施例を示すブロツ
ク図である。第１０図は同期判定回路５が、同期
ビツト抽出回路６において遅延された受信バース
ト信号２４を入力することを除き、第４図のフレ
ーム同期復帰回路と同じ構成である。第１１図は
同期ビツト抽出回路６と同期判定回路５との関係
を示すブロツク図である。同期判定回路５はシフ
トレジスタ２０により１クロツク遅延された受信
バースト信号１３を受信バースト信号２４として
入力する。本実施例と第１の実施例との差異は、
第１の実施例においては、バースト同期ビツトの
抽出の前に同期判定を行なつていたのに対し、本
実施例ではバースト同期ビツトの抽出と同じ位相
で同期判定を行なつているという点である。な
お、本実施例におけるデコード出力１６は第１の
実施例におけるそれより後方へ１クロツク分シフ
トしている。本実施例におけるフレーム同期復帰
動作について説明する。なお、フレーム同期が保
持されている場合については、受信制御ゲート９
及び送信制御ゲート１０は第１の実施例で説明し
た制御と同一の制御を行うので省略する。

第１２図は従装置２のフレーム位相が前方へシ
フトすることにより生じたフレーム同期はずれの
復帰過程を示すタイミングチヤートである。

第１２図のａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ及びｈ
はそれぞれ順に伝送路３のデイジタル信号受信制
御ゲート９の出力、受信バースト信号１３、同期
ビツト抽出回路６の出力１７、受信バースト信号
２４、デコード出力１６、送信制御ゲート１０及
び送信バースト信号１８を示す。

受信バーストＡは第１２図のｃに示すようにバ
ースト同期ビツトＦは受信されるので、同期ビツ
ト抽出回路６は正しいバースト同期ビツトＦを抽
出する。この抽出されたバースト同期ビツトＦに
よりフレームカウンタ１１は定められた値を格納
するので正しいフレーム位相に修正される。

従つて、受信制御ゲート９の出力が論理０とな
る状態は、修正の分だけ延長される。デコード出
力１６の正パルスはフレームカウンタ１１の修正
後、第９図のｆに示すように正しいフレーム位相
で現われるので、同期判定回路５のフリツプフロ
ツプ１９は、第９図のｅに示すように受信バース
ト信号２４のバースト同期ビツトＦをラツチす
る。従つて、判定結果１２は論理１となり、フレ
ーム同期はずれを示さず、それ以降通常の送受信
を行う。この場合はフレーム同期復帰時間は０で
ある。

第１３図は従装置２のフレーム位相が後方にシ
フトしたことによるフレーム同期はずれの復帰過
程を示すタイミングチヤートである。

第１３図のａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ及
びｉにそれぞれ順に伝送路３のデイジタル信号、
受信制御ゲート９の出力、受信バースト信号１
３、同期ビツト抽出回路６の出力１７、受信バー
スト信号２４、デコード出力１６、判定結果１
２、モノマルチバイブレータ２３の出力及び送信
制御ゲート１０の出力を示す。

フレームカウンタ１１のフレーム位相が後方へ
シフトしているため、第１３図のｃに示すように
バーストＡのバースト同期ビツトＦを受信できな
い。従つて、第１３図のｆのデコード出力１６の
立上り時に第１３図のｅの受信バースト信号２４
の論理が０になつた時点で第１３図のｇに示すよ
うに判定結果１２は同期はずれを示す論理０に立
下る。この判定結果１２の立下りによりモノステ
ーブルマルチバイブレータ２３は起動され、第１
３図のｈに示すように時間Ｔの間、論理０を出力
する。同期ビツト抽出回路６は同期はずれが検出
された後、即ち前記の論理０の信号の後、受信バ
ースト信号２４に論理１があれば、それをバース
ト同期ビツトと解釈し第１３図のｄに示す破線の
パルスを出力し、フレームカウンタ１１を所定の
値に設定する。この結果、フレームカウンタ１１
は後方に更にシフトし、第１３図のｆの破線で示
すようにデコード出力１６として正パルスを出力
する。そして、第１３図のｇの破線で示すように
判定結果１２は論理１に立上る。しかし、モノス
テーブルマルチバイブレータ２３は判定結果１２
の立上りに対しては応答しないので、論理０を保
持する。受信バースト信号２４に論理１が全くな
い場合はフレームカウンタ１１は自走するのみで
判定結果１２は論理０を保持する。いづれにし
ろ、モノステーブルマルチバイブレータ２３の出
力は、同期はずれが検出されてから時間Ｔの間論
理０を保持する。従つて、この時間Ｔの間、第１
３図のｉ及びａに示すように送信制御ゲート１０
の出力及び受信制御ゲート９の出力は共に論理０
となり、送信回路８は送信を停止し、受信回路４
は常に受信可能状態となる。

受信回路４は次のバーストＡは全て受信するの
で、同期ビツト抽出回路６は第１３図のｄに示す
ように正しいバースト同期ビツトを抽出する。フ
レームカウンタ１１は、この同期ビツト回路６の
出力１７の正パルスにより所定の値を格納するの
で、正しいフレーム位相に修正される。

フレームカウンタ１１は修正後、第１３図のｆ
に示すようにデコード出力１６を、正しいフレー
ム位相で出力する。従つて、同期判定回路５のフ
リツプフロツプ１９は、受信バースト信号２４の
バースト同期ビツトをラツチするので、判定結果
１２は論理１となり、同期復帰を示すモノステー
ブルマルチバイブレータ２３は、第１３図のｈに
示すように時間Ｔの後、出力論理を１とするの
で、送信回路８及び受信回路４は、通常の送受信
を行う。この場合の同期復帰時間は時間Ｔとな
る。

なお、モノステーブルマルチバイブレータ２３
の時定数を第１及び第２の実施例においてフレー
ム周期Ｔと同じ値として説明したが、必ずしも、
この値にする必要はない。要は同期はずれ信号が
出力された場合、そのフレームにおいて受信制御
ゲート９及び送信制御ゲート１０の出力が論理０
となるように時定数を設定すればよい。また、後
方同期保護を考慮するならば、時定数を更に大き
くし、数フレームの間、受信制御ゲート９及び送
信制御ゲート１０の出力が論理０となるようにす
ればよい。第１及び第２の実施例においては送信
回路８の送信を停止させ、受信回路４を常に受信
可能状態にする時間を設定するための回路として
モノステーブルマルチバイブレータ２３を用いて
制御したが、本発明はこれに限定するものではな
く、この送受信制御をするための回路の別の例を
次に示す。

第１４図の送受信制御回路は受信制御ゲート９
送信制御ゲート１０、インバータ２５及びデータ
入力Ｄが抵抗を介し電源電圧V_ccにつながれたフ
リツプフロツプ２６及び１７とから構成される。

本回路の動作を第１５図のタイミングチヤート
を用いて説明する。第１５図のａ，ｂ，ｃ，ｄ，
ｅ，ｆ及びｇは、それぞれ順にフレームカウンタ
１１のデコード出力１５、判定結果１２、フレー
ムカウンタ１１のデコード出力１４、フリツプフ
ロツプ２７の出力Ｑ、フリツプフロツプ２６の出
力Ｑ、受信制御ゲート９の出力及び送信制御ゲー
ト１０の出力を示す。

フレーム同期が保持されているときは、同期判
定回路５のフリツプフロツプ１９の出力Ｑ即ち判
定結果１２、フリツプフロツプ２６の出力Ｑ及び
フリツプフロツプ２７の出力Ｑは論理１である。

あるフレームで同期はずれが検出されると判定
結果１２の論理は０となる。従つて、フリツプフ
ロツプ２７はクリアされ第１５図のｄに示すよう
にその出力Ｑは論理０となる。この出力Ｑにより
フリツプフロツプ１９はリセツトされ、フリツプ
フロツプ２６はクリアされる。フリツプフロツプ
２７は第１５図のｄに示すようにインバータ２５
を介し入力される第１５図のｃのデコード出力１
４の立下りで論理１をラツチする。従つて、同期
はずれが検出されたフレームにおいては、第１５
図のｇに示すように送信制御ゲート１０の出力論
理は０のままであり、送信回路８は送信を禁止さ
れる。フリツプフロツプ１９はフリツプフロツプ
２７の出力Ｑが論理０になつた後、判定結果１２
を論理１に戻し次のフレームにおける同期判定に
備える。一方、フリツプフロツプ２６は、フリツ
プフロツプ２７の出力Ｑにより第１５図のｅに示
すようにクリヤされた後、第１５図のａの次のフ
レームのデコード出力１５の立上りで論理１がラ
ツチされるまで、論理０を保持する。従つて、受
信制御ゲート９の出力論理は第１５図のｆに示す
ように同期はずれが検出されたフレームにおいて
は常に論理０となり、受信回路４は受信可能状態
となる。受信回路４は常に受信可能状態なので、
同期はずれが検出されたフレームの次のフレーム
では従装置２はフレーム同期を回復する。

第１、及び第２の実施例においては、同期判定
及びフレームカウンタの設定は全てバースト同期
ビツトＦを用いて行なつているが、このうち同期
判定は信号ビツトにより行うこともできる。受信
バースト信号の構成は第３図に示したが、このう
ち情報部分は一般には第１６図のａに示すように
更に信号ビツトＳとデイジタル音信号あるいはデ
ータ信号に分割される。従装置は、この信号ビツ
トＳのビツト列｛Si｝より主装置からの制御信号
を解釈するわけであるが、信号方式としてＮビツ
トの信号フレームの構成にし、そのうちのＭビツ
トに信号フレームの同期をとるために固定同期パ
ターンを設け、残りのビツトに制御情報をのせる
方式も可能である。一例として８ビツト構成で上
位４ビツトが1001の固定同期パターンで下位４ビ
ツトが制御情報である信号フレームの構成を第１
６図のｂに示す。第１７図は信号ビツトを用いた
判定回路の例を示すブロツク図である。

プロセツサ２８は、信号２９を受信しフレーム
カウンタ１１のデコード出力３０によりフレーム
毎に信号ビツトＳをラツチし、信号ビツト列
｛Si｝を８ビツト記憶する。なお、この信号２９
は受信バースト信号１３でも２４でもよい。フレ
ーム同期が保持されている場合のプロセツサ２８
に入力され、記憶された８ビツトの信号ビツトの
例を第１６図ｃに示す。プロセツサ２８は、この
８ビツトの信号ビツトを循環的にシフトさせ1001
の固定同期パターンを検出し、それ以外のビツト
を制御情報として解読する。制御情報の構成とし
て連続して論理０のビツトが２つ続くことを禁止
すれば、プロセツサ２８は固定同期パターンと制
御情報とを正しく区別できる。

一方、フレーム同期はずれが生じるとフレーム
カウンタ１１のデコード出力３０により正しく信
号ビツトＳをラツチできなくなる。従つて、プロ
セツサ２８が記憶する８ビツトの信号ビツトに
は、固定同期パターンが現われなかつたり禁止さ
れている制御情報が現われる。プロセツサ２８
は、この状態を検出し同期はずれ信号１２を出力
する。このように本発明の同期判定回路のフレー
ム同期判定は信号ビツトの監視によつても行うこ
とができる。なお、モノステーブルマルチバイブ
レータ２３の時定数を大きくすることにより後方
保護を行うことができることは、既に述べたが、
従来の同期保護方式を用いても行うことができ
る。即ち、同期判定回路が一定時間にＮ回以上同
期はずれが生じたとき同期はずれ信号を出力する
ことにより前方保護を送受信制御回路がＭフレー
ム以上フレーム同期が保持されたことを認識して
通常の通信を再開することにより後方保護を容易
に行うことができる。

このように本発明のフレーム同期復帰回路によ
れば、同期はずれが検出されてからフレーム同期
が回復するまでの所要時間は最大２フレームであ
り、従来のフレーム同期復帰回路に比べ同期復帰
時間を短かくすることができ、より通信品質の良
いデイジタル通信を提供することができる。

【図面の簡単な説明】

第１図は２線伝送路を用いた通信システムの構
成を示すブロツク図、第２図は時間分割方向制御
形デイジタル伝送方式を示す概念図、第３図は送
受信バーストの構成を示す概念図、第４図は本発
明の第１の実施例を示すブロツク図、第５図、第
８図及び第９図は本発明の第１の実施例のタイミ
ングチヤートである。第６図及び第７図は本発明
の第１の実施例に用いる同期判定回路及び同期ビ
ツト抽出回路の例を示すブロツク図、第１０図は
本発明の第２図の実施例を示すブロツク図、第１
１図は同期ビツト抽出回路と同期判定回路との関
係を示す図、第１２図、第１３図は本発明の第２
の実施例のタイミングチヤート、第１４図は本発
明の第１及び第２の実施例の送受信制御回路の別
の例を示すブロツク図、第１５図は第１４図の送
受信制御回路のタイミングチヤートである。第１
６図は送受信バーストにおける信号ビツト及び信
号フレーム構成を示す図。第１７図は信号ビツト
を用いた同期判定回路の例を示すブロツク図であ
る。図において、１は主装置、２は従装置、３は
伝送路、４は受信回路、５は同期判定回路、６は
同期ビツト抽出回路、７は加入者インタフエイス
回路、８は送信回路、９は受信制御ゲート、１０
は送信制御ゲート、１１はフレームカウンタ、１
９，２６及び２７はフリツプフロツプ、２０はシ
フトレジスタ、２１及び２５はインバータ、２２
はNORゲート、２３はモノステーブルマルチバ
イブレータ、３０はプロセツサを示す。

Claims

【特許請求の範囲】

１１対の伝送路を用いた時間分割方向制御形デ
イジタル伝送方式により主装置と通信を行う送信
回路、受信回路及び主装置からのクロツクに同期
したクロツクで計数を行いデコード出力によりタ
イミング制御を行うフレームカウンタを具備した
従装置において、主装置からのバースト信号を入
力し、フレーム同期はずれを検出する同期判定回
路と、前記同期判定回路から出力される同期はず
れ信号により前記送信回路を停止させ、前記受信
回路を常に受信可能状態にし、定められた時間経
過後通常の送受信を前記送信回路および受信回路
に再開させる送受信制御回路と、前記バースト信
号からバスト同期ビツトを抽出し抽出された前記
バースト同期ビツトにより前記フレームカウンタ
を定められた値に設定する同期ビツト抽出回路と
から構成されることを特徴とするフレーム同期復
帰回路。