JP3217042B2

JP3217042B2 - 疑似パリティエラー信号発生機能を備えた半導体装置

Info

Publication number: JP3217042B2
Application number: JP11865399A
Authority: JP
Inventors: 茂都
Original assignee: 九州日本電気株式会社
Priority date: 1999-04-26
Filing date: 1999-04-26
Publication date: 2001-10-09
Anticipated expiration: 2019-04-26
Also published as: JP2000305797A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係わ
り、特にシリアル・インタフェースの通信機能の他に、
パリティエラーを故意に発生させる疑似パリティエラー
信号発生機能を備えた半導体装置に関する。

【０００２】

【従来の技術】この種の従来のシリアル・インタフェー
スの通信機能を備える半導体装置を搭載したシステム機
器においては、パリティエラー発生時の動作を検証する
時に、パリティエラーを故意に発生させて検証するのが
一般的に行われている。そのためには、システム機器
の外部にパリティエラー発生用の回路を接続する必要が
あった。この外部に接続する手法では、パリティエラー
の評価手順が煩雑になるうえ、エラーを再現できる動作
に制限があった。

【０００３】これらの問題を解決する手段として、例え
ば特開平７−４４４０９号公報に示すような手法があ
る。同公報記載のパリティエラー検出手段の試験方法に
おける実施例のブロック図を示した図９を参照すると、
このブロック図の回路は、ＣＰＵ９１，９４と、バス交
差手段９２，９５と、Ｉ／Ｏ９３，９６と、ＣＰＵ９１
とバス交差手段９２とＩ／Ｏ９３とを接続するプロセッ
サ内部バス９７と、ＣＰＵ９４とバス交差手段９５とＩ
／Ｏ９６とを接続するプロセッサバス９８と、バス交差
手段９２および９５を接続するバス交差信号線９９とを
備える。

【０００４】この回路では、予め通信内容のうちの特定
部分の情報を、通常の通信の場合とパリティエラー検出
手段試験用の通信の場合とで、異なる設定に取り決めて
いる。

【０００５】一方のＣＰＵ９１から他方のＣＰＵ９４に
向けて送出される通信は、プロセッサ内部バス９７を経
てバス交差手段９２のアクセス判定手段９２１に入力す
る。アクセス判定手段９２１はこれを識別し、試験用通
信データ発生手段９２２およびパリティ反転手段９２４
に試験用通信送信指示をする。

【０００６】試験用通信データ発生手段９２２はあらか
じめ設定された試験データを送信するが、この信号に対
してパリティ反転手段９２４は通常のパリティとは逆極
性のパリティを付与してセレクタ手段９２３を経て他方
のバス交差手段９５のパリティエラー検出手段９５５に
送出する。

【０００７】パリティエラー検出手段９５５はデータの
パリティをチェックし、パリティエラーを検出した場
合、プロセッサ内部バス９８を介してＣＰＵに通知する
というものである。

【０００８】つまりこの手段では、送信側に試験用デー
タに通常のパリティとは極性反転したパリティを付加し
て送出する回路を特別に有しており、通信内容のうち、
特定部分の情報を通常の通信の場合とパリティエラー検
出手段試験用の通信の場合とで異なる設定に取り決めて
おく必要がある。

【０００９】

【発明が解決しようとする課題】シリアルデータ通信に
おいては、通常の通信状態であればパリティエラーが発
生することは極めて少ないが、エラー発生時を想定した
送受信装置の評価をあらかじめ実施しておくことは信頼
性の点から重要である。その評価をする上で問題となる
のは、如何にしてエラーを故意に発生させることができ
るか、ということが課題となっていた。前述した従来のパ
リティエラー検出手段を有する半導体装置では、通常の
通信と試験用通信とをアクセス判定手段で識別すると、
その判定結果を受けて試験用のデータを発生させ、その
データに通常のパリティとは逆極性のパリティを付加す
る構成を有しているので、試験機能用のマイクロプロセ
ッサおよびその周辺手段は不要となる等の効果は得られ
る。

【００１０】しかし、通常の通信データとは異なる試験
用のデータを用いていること、および単に通常状態のパ
リティ・ビットを極性反転させるだけしかできないの
で、本来のパリティエラー発生時の状態を再現している
ことにはならず、元の通信データの任意の特定ビットを
極性反転させることでパリティエラーを意図的に発生さ
せる手段が望まれていた。

【００１１】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、パリティエラー発生手段を受信
側に持つことにより、元の通信データから任意の１ビッ
トのみを極性反転させたパリティエラーを発生させるこ
とができる疑似パリティエラー信号発生機能を備えた半
導体装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明の疑似パリティエ
ラー信号発生機能を備えた半導体装置の特徴は、内部制
御処理用のＣＰＵと、その周辺回路と、内部メモリと、
前記ＣＰＵから内部バスを介して制御され所定の通信フ
ォーマットの各フィールドごとに予め定められた固有値
のフィールド・シーケンス・データが各フィールドごと
に正しく割り振られるようにフィールド・フォーマット
を管理しかつ前記フィールド・シーケンス・データを生
成するフィールド・シーケンス制御部と、前記ＣＰＵか
ら内部バスを介して制御され前記所定の通信フォーマッ
トの各フィールドのビットごとに予め定められた固有値
のビット・シーケンス・データが各ビットごとに正しく
割り振られるようにビット・フォーマットを管理しかつ
前記ビット・シーケンス・データを生成するビット・シ
ーケンス制御部と、受信したシリアルデータのデータ・
フィールドの任意の指定ビットを前記通信フォーマット
上の所定の切換タイミングで論理レベルのハイレベルか
らロウレベルへ、ロウレベルからハイレベルへのどちら
にも極性反転させることができ、かつこの反転させたビ
ットおよび前記シリアルデータのうちの一方を選択的に
通信フォーマット・インタフェース部へ出力する疑似エ
ラー・ビット発生手段と、を備えて構成され、前記通信
フォーマットが前記固有値からなる変数により管理され
るとともに、通信エラー発生を想定した動作評価時に、
前記疑似エラー・ビット発生手段により故意に疑似通信
エラーを発生させ前記ＣＰＵへ出力することにある。

【００１３】また、前記疑似エラー・ビット発生手段
が、受信した前記シリアルデータの有するビット・シー
ケンス期間およびフィールド・シーケンス期間をそれぞ
れ判定し、その判定結果に応答して、受信した前記シリ
アルデータからパリティ・ビットのみを極性反転させる
ことができる。

【００１４】さらに、前記疑似エラー・ビット発生手段
が、リセット後の初期状態時に、前記ＣＰＵから前記固
有値が設定される第１、第２および第３のレジスタ手段
をそれぞれ有する。

【００１５】さらにまた、前記第１のレジスタ手段は、
前記初期状態時に初期値の固有値が設定されるレジスタ
およびこのレジスタに設定された前記固有値と前記フィ
ールド・シーケンス制御部のフィールド・シーケンス・
データ値とを所定ビットごとに比較し前記一致信号を出
力する一致回路を備え、前記第２および前記第３のレジ
スタ手段は、前記初期状態時に初期値の固有値が設定さ
れるレジスタおよびこのレジスタに設定された前記固有
値と前記ビット・シーケンス制御部のビット・シーケン
ス・データ値とを所定ビットごとに比較し前記一致信号
を出力する一致回路をそれぞれ備えることもできる。

【００１６】また、前記初期値設定後、前記受信データ
を受けるごとに、前記第１のレジスタ手段は自身の保持
する前記固有値と前記フィールド・シーケンス制御部の
値とを比較し、前記第２および前記第３のレジスタ手段
はそれぞれの保持する前記固有値と前記ビット・シーケ
ンス制御部の値とを比較し、それぞれ前記一致信号を出
力することもできる。

【００１７】

【００１８】さらに、前記疑似エラー・ビット発生手段
は、２つの選択入力端子が予めハイレベルを示す“１”
およびロウレベルを示す“０”に固定され所定の第１の
制御信号がハイレベルのとき“１”を選択出力し、ロウ
レベルのとき“０”を選択出力する第１のセレクタと、
予め定める所定の第２の制御信号に応答して前記第１の
セレクタの出力および前記受信データのうちの一方を選
択し、前記通信フォーマット・インタフェース部に出力
する第２のセレクタと、前記ＣＰＵから上位ビットの第
１ビットに前記第１のセレクタの選択信号を規定するデ
ータが設定されこのデータを前記所定の第１の制御信号
として前記第１のセレクタへ出力し、下位ビットにパリ
ティ期間を示す第１の固有値が設定される第１のレジス
タおよび前記フィールド・シーケンス制御部から入力す
るフィールド・シーケンス・データ値が前記第１の固有
値になると一致信号を出力する第１の一致回路からなる
第１のレジスタ手段と、前記ＣＰＵからデータ期間のデ
ータを示す第２の固有値が設定される第２のレジスタお
よび前記ビット・シーケンス制御部から入力するビット
・シーケンス・データ値が前記第２の固有値になると一
致信号を出力する第２の一致回路からなる第２のレジス
タ手段と、前記ＣＰＵから停止期間を示す第３の固有値
が設定される第３のレジスタおよび前記ビット・シーケ
ンス制御部から入力するビット・シーケンス・データ値
が前記第３の固有値になると一致信号を出力する第３の
一致回路からなる第３のレジスタ手段と、前記第１およ
び前記第２のレジスタ手段がそれぞれ出力する一致信号
の論理をとる第１の論理回路と、前記第１および前記第
３のレジスタ手段がそれぞれ出力する一致信号の論理を
とる第２の論理回路と、前記第１の論理回路出力がハイ
レベルになるとセットされ、前記第２の論理回路出力が
ハイレベルになるとリセットされ前記所定の第２の制御
信号として前記第２のセレクタへ出力するＲＳフリップ
フロップと、を備えて構成される。

【００１９】さらにまた、前記疑似エラー・ビット発生
手段が、前記シリアルデータのデータ・フィールドの各
データ・ビット期間内に存在する初期値以降の前記固有
値を複数種類予め格納するデータバッファ手段を有する
とともに、格納されたこれらの固有値を、複数の受信デ
ータごとに前記切換タイミングの活性状態から非活性状
態への変化に応答して順次に読み出すことにより前記固
有値による切換タイミングの指定を複数の前記受信デー
タごとに連続的、かつ自動的に行う切換タイミング指定
手段をさらに備えることもできる。

【００２０】また、前記疑似エラー・ビット発生手段
が、前記第１のレジスタの一致信号の活性状態から非活
性状態への変化タイミングが変化するごとに検出する立
ち下がりエッジ検出回路と、複数の受信データごとに異
なる位置の指定ビット・データである初期値以降の固有
値を格納し、この格納したデータを前記立ち下がりエッ
ジ検出回路の出力にそれぞれ応答して前記第１のレジス
タへレジスタ手段設定信号として対応する順序で順次出
力するデータバッファ手段と、をさらに備えてもよい。
さらに、前記疑似エラー・ビット発生手段が、前記第１
および前記第２のレジスタ手段がそれぞれ出力する一致
信号の論理をとる第１の論理回路のハイレベルにより計
数をするカウンタおよびレベル反転対象の指定ビット位
置を示す値を予め設定した第４のレジスタ手段をさらに
備え、前記カウンタの計数値が前記第４のレジスタ手段
に予め設定した値に達した場合に前記切換タイミングの
指定を行うことにより、同一シーケンス中の任意の指定
ビットをレベル反転させることもできる。

【００２１】さらにまた、前記疑似エラー・ビット発生
手段が、前記第１および前記第２のレジスタ手段がそれ
ぞれ出力する一致信号の論理をとる第１の論理回路のハ
イレベルにより計数をするカウンタおよびレベル反転対
象の指定ビット位置を示す固有値が予め設定されその設
定値と前記カウンタの計数値とが一致したときに一致信
号を出力する第４のレジスタ手段をさらに備え、この第
４のレジスタ手段の前記一致信号を前記ＲＳフリップフ
ロップのセット端子の入力とすることでもよい。

【００２２】また、前記第１のレジスタ手段は、前記Ｃ
ＰＵから予め設定される初期値としての固有値と前記デ
ータバッファ手段から前記初期値以降の固有値が順次設
定されるレジスタと、このレジスタに設定された固有値
と前記フィールド・シーケンス制御部から出力されるフ
ィールド・シーケンス・データ値とを比較し前記一致信
号を出力する一致回路とを備えることもできる。

【００２３】さらに、前記第４のレジスタ手段は、レベ
ル反転対象の指定ビット位置を示す初期値としての固有
値が予め前記ＣＰＵから設定されるレジスタと、このレ
ジスタに設定された固有値と前記カウンタの計数値とが
一致したときに一致信号を出力する一致回路とを備えて
もよい。

【００２４】

【発明の実施の形態】まず本発明の概要を述べると、本
発明の疑似パリティエラー信号発生機能を備えた半導体
装置は、シリアル・インタフェースの受信機能を有する
半導体装置において、半導体装置内部に通信エラー（パ
リティエラー）を故意に発生させる手段を有することに
より、エラー発生を想定した時の動作確認を容易にす
る。すなわち、従来外部にエラー発生回路を接続してい
たときは、パリティ・ビットが“０”のものを“１”に
することしかできず、これ以上の機能を実現するにはエ
ラー発生回路が複雑にならざるを得なかったが、本発明
では、第１の実施例において、パリティ・ビットを”
０”から”１”にも、”１”から”０”にもすることが
でき、また、第２の実施形態ではデータ・ビットも自由
に反転することができる。

【００２５】したがって、それだけ多様な場合の評価が
でき、評価作業の所要時間短縮を可能にするものであ
る。

【００２６】次に、本発明の第１の実施形態を図面参照
しながら詳細に説明する。本発明の疑似パリティエラー
信号発生機能を備えた半導体装置は、図面および実施形
態の中では特に触れていないが、送信側、受信側がそれ
ぞれ別のクロックで動作するクロック非同期であり、送
信データで同期をとり、どこからデータが始まるのかを
判断している。内部に通信エラー（パリティエラー）を
故意に発生させる手段を有する全体のブロック構成を示
した図１を参照すると、この疑似パリティエラー信号発
生機能を備えた半導体装置は、内部処理制御用のＣＰＵ
１０と、シリアル・インタフェース１１と、メモリ１２
と、周辺ユニット１３と、ＣＰＵ１０をアクセスするた
めの内部バス１４と、ＣＰＵ１０およびメモリ１２間を
接続するバス１５と、内部バス１４およびメモリ１２間
を接続するバス１６と、内部バス１４およびＣＰＵ１０
間を接続するバス１７と、内部バス１４および周辺ユニ
ット１３間を接続するバス１８と、内部バス１４および
シリアル・インタフェース１１間を接続するバス１９と
で構成している。

【００２７】シリアル・インタフェース１１はその内部
にあるレジスタ部１１０に対しＣＰＵ１０からバス１
７，内部バス１４，バス１９を介してデータ書き込みを
実行することができ、また、外部から通信データを入力
するためのシリアルデータ受信端子（以下、ＲＸ端子と
称す。図面ではＲＸバーで表示）１２２と、外部の受信
装置に対しシリアルデータ送信端子（以下、ＴＸ端子と
称す。図面ではＴＸバーで表示）１２３とを有する。

【００２８】メモリ１２や周辺ユニット１３は半導体装
置の構成要素ではあるが、本発明には直接関係しないの
で、ここでの説明は省略する。

【００２９】本発明の主要部分であるシリアル・インタ
フェース１１の構成をさらに具体的に説明する。シリア
ル・インタフェース１１の構成を示した図２およびレジ
スタ手段のブロック図を示した図３（ａ），（ｂ）を併
せて参照すると、フィールド・シーケンス制御部１１１
と、ビット・シーケンス制御部１１２と、レジスタ手段
１１３と、レジスタ手段１１４と、レジスタ手段１１５
と、第１のセレクタ１１６と、第２のセレクタ１１７
と、ＡＮＤ回路素子１１８と、ＡＮＤ回路素子１１９
と、フリップフロップ１２０とで構成され、セレクタ１
１７の出力は通信フォーマット・インタフェース部（Ｉ
ＥＢｕｓインタフェース部）１２１へ出力され、このＩ
ＥＢｕｓインタフェース部１２１において正常な受信デ
ータか否かが判定され、その結果をＣＰＵへ出力する。

【００３０】フィールド・シーケンス制御部１１１は、
受信データＲＸをモニターし、かつＣＰＵ１０から内部
バス１７を介して制御され所定の通信フォーマット、こ
こでは後述するＩＥＢｕｓフォーマットの各フィールド
ごとに予め定められた固有値のフィールド・シーケンス
・データが各フィールドごとに正しく割り振られるよう
にフィールド・フォーマットを管理しかつかつフィール
ド・シーケンス・データを生成する。

【００３１】ビット・シーケンス制御部１１２は、受信
データＲＸをモニターし、かつＣＰＵ１０から内部バス
１７を介して制御されＩＥＢｕｓフォーマットの各フィ
ールドのビットごとに予め定められた固有値のビット・
シーケンス・データが各ビットごとに正しく割り振られ
るようにビット・フォーマットを管理しかつビット・シ
ーケンス・データを生成する。

【００３２】レジスタ手段１１３は、レジスタ１１３１
および一致回路１１３２からなり、リセット後の初期状
態時に、フィールド・シーケンス期間に予め規定された
所定の固有値が初期値として設定されるレジスタ１１３
１およびこのレジスタ１１３１に設定された固有値と受
信データからフィールド・シーケンス制御部１１１が生
成したフィールド・シーケンス・データ値とを所定ビッ
トごとに比較し一致信号を出力する一致回路１１３２と
を備え、ＣＰＵ１０から上位ビットの第１ビットにセレ
クタ１１６の選択信号を規定するデータが設定され、こ
のデータを所定の制御信号としてセレクタ１１６へ出力
し、下位ビットにはパリティ期間を示す固有値が設定さ
れ、フィールド・シーケンス制御部１１１から入力する
フィールド・シーケンスの値が設定した固有値になると
一致信号を出力する。

【００３３】レジスタ手段１１４は、レジスタ１１４１
および一致回路１１４２からなり、リセット後の初期状
態時に、ビット・シーケンスに予め規定されたデータ期
間を示す固有値がＣＰＵ１０から初期値として設定され
るレジスタ１１４１およびこのレジスタ１１４１に設定
された固有値と受信データからビット・シーケンス制御
部１１２が生成したビット・シーケンス・データ値とを
所定ビットごとに比較し一致信号を出力する一致回路１
１４２を備え、ＣＰＵ１０からデータ期間を示す固有値
が設定され、ビット・シーケンス制御部１１２から入力
するビット・シーケンス・データ値が設定された固有値
になると一致信号を出力する。

【００３４】レジスタ手段１１５は、レジスタ１１５１
および一致回路１１５２からなり、リセット後の初期状
態時に、ビット・シーケンスに予め規定された停止期間
を示す固有値がＣＰＵ１０から初期値として設定される
レジスタ１１４１およびこのレジスタ１１４１に設定さ
れた固有値と受信データからビット・シーケンス制御部
１１２が生成したビット・シーケンス・データ値とを所
定ビットごとに比較し一致信号を出力する一致回路１１
５２を備え、ＣＰＵ１０から停止期間のデータを示す固
有値が設定され、ビット・シーケンス制御部１１２から
入力するビット・シーケンス・データ値が設定された固
有値になると一致信号を出力する。

【００３５】第１のセレクタ１１６は、２つの選択入力
端子が予めハイレベルを示す“１”およびロウレベルを
示す“０”に固定され、レジスタ手段１１３の上位１ビ
ット目がハイレベルのとき“１”を選択出力し、ロウレ
ベルのとき“０”を選択出力する。

【００３６】第２のセレクタ１１７は、レジスタ手段１
１４，１１５の一致信号に応答してセレクタ１１６の出
力および受信データＲＸのうちの一方を選択し、通信フ
ォーマット・インタフェース部１２１に出力する。

【００３７】ＡＮＤ素子１１８は、レジスタ手段１１３
とレジスタ手段１１４がそれぞれ出力する一致信号の論
理積をとる。

【００３８】ＡＮＤ素子１１９は、レジスタ手段１１３
とレジスタ手段１１５がそれぞれ出力する一致信号の論
理積をとる。

【００３９】ＲＳフリップフロップ１２０は、ＡＮＤ素
子１１８がハイレベルになるとセットされ、ＡＮＤ素子
１１９出力がハイレベルになるとリセットされ制御信号
としてセレクタ１１７へ出力する。

【００４０】図２中のフィールド・シーケンス制御部１
１１、ビット・シーケンス制御部１１２、ＩＥＢｕｓイ
ンターフェース部１２１はそれぞれ既存の回路である。

【００４１】次に、上述した構成を有する疑似パリティ
エラー信号発生機能を備えた半導体装置の動作を説明す
る。ここで、本発明を適用する通信フォーマットの一例
として、ＩＥＢｕｓ（ＩｎｔｅｒＥｑｕｉｐｍｅｎｔ
Ｂｕｓ）を示す。このＩＥＢｕｓは日本電気社が提唱
した車両内通信機能に対応するフォーマット規格であ
る。そのフィールド・フォーマットを示した図４、その
うちのデータ・フィールドの１ビット分を取り出して示
した図５およびフィールド・フォーマットのうちデータ
・フィールド部分を取り出して示した図６をそれぞれ併
せて参照しながら説明する。

【００４２】まず、図４を参照すると、ＩＥＢｕｓは、
送信側がヘッダとして１ビットのスタート・ビットおよ
び同報ビットを出力した後、マスタ・アドレス・フィー
ルドの１２ビットのマスタ・アドレス・ビットと１ビッ
トのパリティ・ビットを出力し、続けてスレーブ・アド
レス・フィールドの１２ビットのスレーブ・アドレス・
ビットと１ビットのパリティ・ビットと１ビットのアク
ノリッジ・ビットを出力する。

【００４３】その後、受信側はパリティ情報が正しく受
信できた場合、１ビットのアクノリッジ・ビットを返信
する。同様に、送信側はコントロール・フィールドの４
ビットのコントロール・ビットと１ビットのパリティ・
ビットと１ビットのアクノリッジ・ビットを出力する。

【００４４】さらに、電文長フィールドの８ビットの電
文長ビットと１ビットのパリティ・ビットと１ビットの
アクノリッジ・ビットを出力する。

【００４５】さらに、データ・フィールドの８ビットの
データ・ビットにそれぞれ１ビットのパリティ・ビット
と１ビットのアクノリッジ・ビットとを付加して送信す
る。

【００４６】受信側は受信したパリティ情報に誤りがな
いかを判断し、正しい場合はアクノリッジ・ビットＡを
返信すると同時にデータの受信を行う。ここで、ＩＥＢ
ｕｓのパリティは偶数パリティである。

【００４７】また、ＩＥＢｕｓのフォーマットは前述の
フィールド・フォーマットの他、ビット・フォーマット
があり、１ビットの波形を規定している。これは図５に
示したように、準備期間、同期期間、データ期間、停止
期間の４期間により構成される。さらに、データ期間は
その中でもデータ１、データ２の２つの期間に分かれて
いる。

【００４８】受信データの取り込みは、データ１とデー
タ２期間の間で行われる。準備期間、同期期間などは全
てのビットで必要なものであり、シリアル通信データは
データ期間に現れる。

【００４９】データ・フィールドでのデータ・ビット、
パリティ・ビット、アクノリッジ・ビットの各ビットに
対応するフィールド・シーケンス・データおよびビット
・シーケンス・データは図６に示すようになる。

【００５０】すなわち、ＲＸ端子１２２に入力した受信
データは、データ・ビットの８ビットのうちの２ビット
分とパリティ・ビットとアクノリッジ・ビット各１ビッ
ト分を示しており、ビット・シーケンス・データに示す
各同期期間でハイレベル、フィールド・シーケンスの最
下位ビットに対応するビット・シーケンス・データがハ
イレベル、パリティ・ビットのデータがロウレベル、ア
クノリッジ・ビットがロウレベルの状態である。

【００５１】また、フィールド・シーケンスのデータ期
間を示す固有値として与えられる値は５０Ｈ＝０１０１
００００Ｂ，そのパリティ期間を示す固有値は５１Ｈ＝
０１０１０００１Ｂ，アクノリッジ期間を示す固有値は
５２Ｈ＝０１０１００１０Ｂである。

【００５２】ビット・シーケンスの準備期間を示す固有
値は１０Ｈ＝０００１０００Ｂ，同期期間を示す固有値
は１１Ｈ＝０００１０００１Ｂ，データ１期間を示す固
有値は１２Ｈ＝０００１０１０Ｂ，データ２を示す固有
値は１３Ｈ＝０００１００１１Ｂ，停止期間を示す固有
値は１４Ｈ＝０００１０１００Ｂがそれぞれ与えられて
いる。

【００５３】図２と上述したＩＥＢｕｓフォーマットに
係わる図４，図５、図６とを併せて参照しながら疑似エ
ラー発生の動作を説明する。

【００５４】ＩＥＢｕｓインタフェース部１２１は受信
データの格納などを行うブロックであり、セレクタ１１
７の出力を入力する。このＩＥＢｕｓインタフェース部
１２１ブロックはＩＥＢｕｓ制御には必須であるが、本
発明には深く関与しないため詳細な説明は省略する。

【００５５】レジスタ手段１１３（ここでは一例として
８ビットとする。以下、レジスタ手段１１４および１１
５も同様に８ビットとする。）には、ＣＰＵ１０から、
初期値として上位１ビットにセレクタ１１７で選択する
ための信号を規定するデータ“１”または“０”と下位
７ビットには上述したパリティ期間を示す値“５１Ｈ”
を設定しておく。

【００５６】このレジスタ手段１１３の上位１ビットに
“１”を設定すると、セレクタ１１６は２入力端子がそ
れぞれ“１”および“０”に予め固定されうちの“１”
を選択しし、上位１ビットに“０”を設定すると“０”
を選択する。

【００５７】まず通常動作を説明する。動作状態に入
り、受信した通信データのフィールド・シーケンスの固
有値が５１Ｈになるとレジスタ手段１１３は一致信号を
出力する。

【００５８】一方、レジスタ手段１１４には、ＣＰＵ１
０から、初期値としてデータ期間のデータ１を示す値
“１２Ｈ”を設定しておく。受信した通信データのビッ
ト・シーケンス・データの値が“１２Ｈ”になると一致
信号を出力する。

【００５９】他方、レジスタ手段１１５には、ＣＰＵ１
０から初期値として停止期間を示す値“１４Ｈ”を設定
しておく。上述の動作同様に、通信データの受信したビ
ット・シーケンスの値が１４Ｈになると一致信号を出力
する。

【００６０】レジスタ手段１１３の一致信号およびレジ
スタ手段１１４の一致信号を受けたＡＮＤ素子１１８
は、レジスタ手段１１４の一致信号の出力タイミングに
同期してハイレベルを出力する。このハイレベルにより
フリップフロップ１２０がセットされフリップフロップ
１２０はハイレベルを出力する。

【００６１】一方、レジスタ手段１１３の一致信号およ
びレジスタ手段１１５の一致信号を受けたＡＮＤ素子１
１９は、レジスタ手段１１５の一致信号の出力タイミン
グに同期してハイレベルを出力する。このハイレベルに
よりフリップフロップ１２０がリセットされセット信号
でハイレベルとなった出力をロウレベルに変化させる。

【００６２】このフリップフロップ１２０のハイレベル
の出力信号を受けたセレクタ１１７は、フリップフロッ
プ１２０のハイレベル出力に応答してＲＸ端子１２２か
ら入力した受信データを選択し、フリップフロップ１２
０のロウレベル出力に応答してセレクタ１１６の出力を
選択し、ＩＥＢｕｓインタフェース部１２１に出力す
る。

【００６３】次に、パリティ・ビットを反転させる動作
を、図１〜図６を参照しながらで説明する。ここでは、
図４で示した通信フォーマット中においてデータ・フィ
ールドのパリティ・ビットを反転させる場合（ロウレベ
ルのパリティ・ビットをハイレベルに反転させる場合）
について説明する。

【００６４】まずリセット後、ＣＰＵ１０によりレジス
タ手段１１３、１１４、１１５に対して初期値設定を行
う。レジスタ手段１１３のビット６〜０には、信号レベ
ルを反転させたいフィールド・シーケンス期間のフィー
ルド・シーケンス・データ５１Ｈ（＝１０１０００１
Ｂ）を設定する。

【００６５】ビット７（８ビット目）にはセレクタ１１
６の出力が、ＲＸ端子１２２から入力する信号レベル
（５１Ｈのビット７は“０”になっている）と逆極性の
値になるように“１”を設定する。したがって、レジス
タ手段１１３には“Ｄ１Ｈ”（＝１１０１０００１Ｂ）
を設定することになる。

【００６６】一方、レジスタ手段１１４には、上述のフ
ィールド・シーケンス・データ５１Ｈ（＝１０１０００
１Ｂ）を設定した期間を対象として、信号レベルの極性
反転を始めるビット・シーケンス期間のビット・シーケ
ンス・データ１２Ｈ（＝０００１００１０Ｂ）を設定す
る。

【００６７】他方、レジスタ手段１１５には、上述した
のと同様にフィールド・シーケンス・データ５１Ｈ（＝
１０１０００１Ｂ）を設定した期間を対象として、極性
反転を終了させるビット・シーケンス・データ（１４
Ｈ）を設定する。

【００６８】上述の各設定結果の下に、データ受信を開
始するとＲＸ端子１２２の信号をモニタしながらビット
・シーケンス制御部１１１およびフィールド・シーケン
ス制御部１１２が動作し、対応したビット・シーケンス
・データおよびフィールド・シーケンス・データを出力
する。

【００６９】レベルを極性反転させたいパリティ・ビッ
トが含まれるフィールド期間、ここではデータ・フィー
ルド期間になると、フィールド・シーケンスの固有値５
１Ｈ＝１１０１０００１Ｂの下位７ビット１０１０００
１Ｂとレジスタ手段１１３に設定された下位７ビット１
０１０００１Ｂが一致し一致信号が出る。

【００７０】さらに、ビット・シーケンスが準備期間お
よび同期期間を経てデータ期間になるとそのビット・シ
ーケンスの固有値１２Ｈ（＝０００１００１０Ｂ）が、
レジスタ手段１１４に初期値として設定された値１２Ｈ
（＝０００１００１０Ｂ）と一致し一致信号が出力され
る。この一致信号のハイレベルおよびレジスタ手段１１
３の一致信号のハイレベルによりＡＮＤ素子１１８出力
がハイレベルになりＲＳフリップフロップ１２０がセッ
トされる。

【００７１】このとき、セレクタ１１６ではレジスタ手
段１１３の上位１ビットで指定したレベル“１”に応答
して固定値の“１”が選択され、セレクタ１１７ではセ
レクタ１１６で選択された固定値“１”レベルが選択さ
れる。

【００７２】したがって、ＩＥＢｕｓインタフェース部
１２１には、ＲＸ端子１２２に受信したデータの“０”
レベルではなく、セレクタ１１７の出力である“１”が
入力される。

【００７３】この後、ビット・シーケンスが停止期間
（１４Ｈ）に入るとレジスタ手段１１５に設定された値
１４Ｈ（=０００１１０００Ｂ）とビット・シーケンス
の値１４Ｈ（=０００１１０００Ｂ）が一致し、レジス
タ手段１１５出力の一致信号はハイレベルとなる。この
ハイレベルおよびレジスタ手段１１３の一致信号のハイ
レベルによりＡＮＤ素子１１９出力がハイレベルになり
ＲＳフリップフロップ１２０がリセットされる。この
時、セレクタ１１７はＲＸ端子１２２に受信したデータ
の“０”レベルが選択されるようになる。

【００７４】図４で示した通信フォーマット中において
パリティは偶数パリティであるから極性反転は“０”か
ら“１”に変化させたが、仮に奇数パリティであったと
すると、極性反転は“１”から“０”に変化させればよ
い。

【００７５】例えばデータ・フィールドのハイレベルの
パリティ・ビットをロウレベルに反転させる場合は、レ
ジスタ手段１１３の最上位のビット７（８ビット目）に
“０”を設定し、ビット６〜０には５１Ｈ＝１０１００
０１Ｂを設定する。

【００７６】ビット７の“０”設定により、セレクタ１
１６は固定値“０”を選択してセレクタ１１７へ出力す
る。データ・フィールド期間のパリティ期間（５１Ｈ）
になるとレジスタ手段１１３は一致信号のハイレベルを
出力する。

【００７７】その後ビット・シーケンスのデータ１期間
（１２Ｈ）になるとレジスタ手段１１４のレジスタ１１
４１に初期値設定された１２Ｈと一致するので一致信号
のハイレベルを出力し、ＡＮＤ素子１１８の出力でフリ
ップフロップ１２０をセットするので、フリップフロッ
プ１２０出力はハイレベルとなりセレクタ１１７はセレ
クタ１１６で選択した固定値“０”を選択し、ＩＥＢｕ
ｓインタフェース部１２１へ出力する。

【００７８】さらにビット・シーケンスの停止期間（１
４Ｈ）になるとレジスタ手段１１５のレジスタ１１５１
に初期値設定された１４Ｈと一致するので一致信号のハ
イレベルを出力し、ＡＮＤ素子１１９の出力でフリップ
フロップ１２０をリセットするので、フリップフロップ
１２０出力はロウレベルとなりセレクタ１１７はＲＸ端
子１２２に受信したデータを選択し、ＩＥＢｕｓインタ
フェース部１２１へ出力する。

【００７９】上述した動作から明らかなように、意図し
たフィールド期間のパリティ・ビットのデータレベルを
“１”から“０”へ、または“０”から“１”へ自由に
変えることができる。

【００８０】ここで説明したＩＥＢｕｓフォーマットの
例に限らず、入力データ（受信データ）と変数（シーケ
ンス）が対応するシリアル・インタフェースであれば、
上述の手段が使用できる。

【００８１】上述したように、ＲＸ端子１２２から入力
するデータと、セレクタ１１６で選択された固定レベル
“１”，“０”とを、ＲＳフリップフロップ１２０の出
力信号によりセレクタ１１７で選択してＩＥＢｕｓイン
タフェース部１２１に送るため、所定のタイミングで受
信データを反転させることができる。

【００８２】以上説明した第１の実施形態によれば、半
導体装置内部に、受信データを操作し故意にパリティ・
エラーを発生させる手段を有しており、さらに、この手
段は受信データのいずれのデータ・ビットでもレベルを
極性反転できるので、パリティエラー試験時に、外部に
試験用の回路を接続する必要がなく、通信対象（送信
側）も既存の半導体装置を用いればよいので、エラー発
生を想定した試験が容易になる。

【００８３】本発明が図５に示した従来例のように元の
通信データを試験用データと置き換えるのではなく、受
信側でビット・シーケンスおよびフィールド・シーケン
スを判定し、元の受信データからパリティ・ビットのみ
のレベルを反転することができる手段を有しているの
で、他のビットは元の信号のままで、パリティ・ビット
のみを反転させることでパリティ・エラーを発生できる
ことである。

【００８４】本発明の第２の実施の形態を説明する。第
２の実施の形態のブロック図を示した図７を参照する
と、図２に示した第１の実施形態との相違点は、レジス
タ手段１１３が出力する一致信号の立ち下がりエッジを
検出し、例えばハイレベル信号を出力する立ち下がりエ
ッジ検出回路１２４と、この立ち下がりエッジ検出回路
１２４の出力を受け、格納されている値をレジスタ手段
１１３に転送するバッファ１２５をさらに備えることに
ある。また、ここではレジスタ手段としてバッファ１２
５からの固有値も設定する図３（ｃ）に示したブロック
図の構成を適用する。それ以外の構成要素は第１の実施
の形態と同様であるから、ここでの構成の説明は省略す
る。

【００８５】次に、第２の実施の形態の動作を説明す
る。再び図７を参照すると、バッファ１２５には、予め
レジスタ手段１１３に設定すべき初期値以降の設定値を
複数種類格納しておく。初期値の設定は第１の実施の形
態と同様にリセット後ＣＰＵからレジスタ手段１１３お
よびレジスタ手段１１４に、それぞれ行われる。

【００８６】例えば、データ・フィールド期間はパリテ
ィ・ビットを有する複数のデータビット期間があり、ま
た他のフィールド期間（マスタ・アドレス、スレーブア
ドレス、コントロール、電文長の各フィールド）もパリ
ティ・ビットを有するフィールドであり、それぞれの期
間には固有の値が決められている。

【００８７】従って、本実施の形態でも第１の実施形態
同様これらのフィールド期間のパリティビットを対象に
しているので、ここでは例えばデータ・フィールド期間
の各データ・ビット期間の固有値を５０Ｈ（＝０１０１
０００１Ｂ），６０Ｈ（＝０１１００００１Ｂ），７０
Ｈ（＝０１１１０００１Ｂ），……とし、これらの値が
上述したように予めバッファ１２５に格納されているも
のとする。

【００８８】まず、最初の通信において前述した第１の
実施形態と同様の動作で固有値５０Ｈに対するビットの
極性反転を行うパリティ期間が終了すると、レジスタ手
段１１３の一致信号がロウレベルになる。このロウレベ
ルへの立ち下がりタイミングに同期して立ち下がりエッ
ジ検出回路１２４が例えばハイレベルを出力する。

【００８９】このハイレベル出力に応答してバッファ１
２５（例えば先入れ先出しのＦＩＦＯ）に格納されてい
る初期値５０Ｈ（＝０１０１０００１Ｂ）以降の固有値
６０Ｈ（＝０１１００００１Ｂ）がレジスタ手段１１３
に転送され、次の通信に対するレジスタ手段１１３に対
する固有値の設定が終了する。

【００９０】２回目の通信においても、固有値６０Ｈに
対するビットの極性反転を行うパリティ期間が終了する
と、レジスタ手段１１３の一致信号がロウレベルへの立
ち下がりタイミングに同期して立ち下がりエッジ検出回
路１２４がハイレベルを出力し、このハイレベル出力に
応答してバッファ１２５に格納されている３回目の通信
用の固有値７０Ｈ（＝０１１１０００１Ｂ）がレジスタ
手段１１３に転送され、３回目の通信に対するレジスタ
手段１１３に対する固有値の設定が終了する。

【００９１】この動作を定められたデータ・ビット期間
数の回数分繰り返し実行する。その他の動作は第１の実
施形態の固有値を本実施例の固有値に読み代えればと同
様の動作として理解できる。

【００９２】上述した立ち下がりエッジ検出回路１２４
およびバッファ１２５をさらに備えることにより、連続
する通信において、第１の実施形態では、初期設定した
固有値に対してのみ一致信号が出力され、この信号に応
答して固有値で指定されたパリティデータが極性反転さ
れたが、この第２の実施形態では、初期設定した固有値
だけではなくバッファ１２５に設定した値に応じて連続
的に、かつ自動的にパリティエラーのテストを行うこと
ができる。

【００９３】次に、本発明の第３の実施形態を説明す
る。第３の実施形態のブロック図を示した図８を参照す
ると、前述した第１の実施形態との相違点は、ＡＮＤ素
子１１８とフリップフロップ１２０との間に、レジスタ
手段１１３に格納したフィールド・シーケンスの値とレ
ジスタ手段１１４に設定したビット・シーケンスの値と
の一致信号の発生回数を計数するカウンタ１２６と、カ
ウンタ１２６の値との一致で一致信号を発生するレジス
タ手段１２７とを備えることにある。

【００９４】第１の実施形態を示した図２の構成の場
合、図４および図５を参照すると、フィールド・シーケ
ンスのデータ・フィールド期間はデータ・ビット期間が
例えば５０Ｈ，６０Ｈ，７０Ｈ，……であることを示し
ており、これらの各期間のデータ・ビットはそれぞれ８
ビットである。これらの１ビットにつきさらにデータ期
間（データ１，データ２からなる）が１つずつある。

【００９５】従って、シリアルデータを受信すると、そ
の間にレジスタ手段１１４，１１５はそれぞれ８回一致
信号を出すことになり、第１の実施形態では任意の１ビ
ットのみを反転することはできない。

【００９６】データ期間の所定のビットのみを反転させ
るため、カウンタ１２６とレジスタ手段１２７（構成は
レジスタ手段１１４と同じ）を設けてある。

【００９７】レジスタ手段１２７には、例えばデータ・
フィールドのデータ・ビット期間の８ビットのうち何ビ
ット目を反転させるのかを設定しておく。一例として固
有値５０Ｈのデータビット８ビットのうち２ビット目を
極性反転させるものとする。

【００９８】従って、レジスタ手段１２７を構成するレ
ジスタ１１４１には“２”を予めＣＰＵから設定してお
く。前述した第１の実施形態と同様の動作で初期値の固
有値５０Ｈの８ビットに対する１ビット目のデータ・ビ
ット期間が終了すると、レジスタ手段１１３および１１
４それぞれの一致信号によりカウンタ１２６が１だけカ
ウントアップし、計数値は“１”となる。このときレジ
スタ手段１２７の格納値“２”とは不一致であるからフ
リップフロップはセットされずセレクタ１１７はＲＸ端
子１２２の受信データをそのまま出力する。

【００９９】同様に、固有値５０Ｈの８ビットに対する
２ビット目の極性反転を行うパリティ期間が終了する
と、レジスタ手段１１３および１１４それぞれの一致信
号によりカウンタ１２６が１だけカウントアップし計数
値は“２”となる。

【０１００】カウンタ１２６の計数値“２”とレジスタ
手段１２７の格納値“２”とが比較され一致信号が出力
される。この一致信号によりフリップフロップ１２０が
セットされ、セレクタ１１７はセレクタ１１６で選択し
た固定値“０”を出力する。固有値をＤ１Ｈに設定した
場合はセレクタ１１６で選択した固定値“１”を出力す
る。

【０１０１】上述したように、フィールド・シーケンス
のデータ期間でビット・シーケンスのデータ期間が何回
出現したかをカウンタ１２６でカウントすることによ
り、フィールド・シーケンスのデータ期間の任意ビット
のみを反転することができるようになる。上述の例では
データ・フィールドについて述べたが、同様な動作によ
り他のフィールドのデータ・ビットも操作できることは
明らかである。その他の部分の動作は第１の実施形態と
同様であるからここでの動作説明は省略する。

【０１０２】

【発明の効果】以上説明したように本発明の疑似パリテ
ィエラー信号発生機能を備えた半導体装置は、受信した
シリアルデータの任意の指定ビットを通信フォーマット
上の所定の切換タイミングで論理レベルのハイレベルか
らロウレベルへ、ロウレベルからハイレベルへのどちら
にも極性反転させることができ、かつこの反転させたビ
ットおよびシリアルデータのうちの一方を選択的に通信
フォーマット・インタフェース部（ＩＥＢｕｓインタフ
ェース部）へ出力する疑似エラー・ビット発生手段をさ
らに有し、通信エラー発生を想定した動作評価時に、疑
似エラー・ビット発生手段により故意に疑似通信エラー
を発生させるので、パリティエラー試験時に外部に試験
用の回路を接続する必要がなく、通信対象（送信側）も
既存の半導体装置を用いればよいので、試験方法が容易
になることである。また、パリティ・ビット以外でも、
任意のビットのレベルを変えることにより、より詳細な
試験ができる。

【０１０３】また、本発明は、従来例にのように元の通
信データを試験用データと置き換えるのではなく、受信
側でビット・シーケンスおよびフィールド・シーケンス
を判定し、元の受信データからパリティ・ビットのみの
レベルを反転することができる手段を有しているので、
他のビットは元の信号のままで、パリティ・ビットのみ
を反転させることでパリティ・エラーを発生できる。

【図面の簡単な説明】

【図１】半導体装置内部に通信エラー（パリティエラ
ー）を故意に発生させる手段を有する全体の構成を示す
ブロック図である。

【図２】シリアル・インタフェース１１の構成を示した
ブロック図である。

【図３】レジスタ手段のブロック図である。

【図４】ＩＥＢｕｓのフィールド・フォーマットを示し
た図である。

【図５】フィールド・フォーマットうちの１ビット分を
取り出して示した図である。

【図６】フィールド・フォーマットのうちデータ・フィ
ールド部分を取り出して示した図である。

【図７】第２の実施の形態のブロック図である。

【図８】第３の実施の形態のブロック図である。

【図９】従来のパリティエラー検出手段の一例を示すブ
ロック図である。

【符号の説明】

１０，９１，９４ＣＰＵ１１シリアル・インタフェース１２メモリ１３周辺ユニット１１１フィールド・シーケンス制御部１１２ビット・シーケンス制御部１１３，１１４，１１５，１２７レジスタ手段１１６，１１７セレクタ１１８，１１９ＡＮＤ素子１２０ＲＳフリップフロップ１２１ＩＥＢｕｓインタフェース部１２４立ち下がりエッジ検出回路１２５バッファ１２６カウンタ９２，９５バス交差手段９３，９６Ｉ／Ｏ９７プロセッサ内部バス９８プロセッサバス９９バス交差信号線ＲＸシリアルデータ受信端子

Claims

(57)【特許請求の範囲】

【請求項１】内部制御処理用のＣＰＵと、その周辺回
路と、内部メモリと、前記ＣＰＵから内部バスを介して
制御され所定の通信フォーマットの各フィールドごとに
予め定められた固有値のフィールド・シーケンス・デー
タが各フィールドごとに正しく割り振られるようにフィ
ールド・フォーマットを管理しかつ前記フィールド・シ
ーケンス・データを生成するフィールド・シーケンス制
御部と、前記ＣＰＵから内部バスを介して制御され前記
所定の通信フォーマットの各フィールドのビットごとに
予め定められた固有値のビット・シーケンス・データが
各ビットごとに正しく割り振られるようにビット・フォ
ーマットを管理しかつ前記ビット・シーケンス・データ
を生成するビット・シーケンス制御部と、受信したシリ
アルデータのデータ・フィールドの任意の指定ビットを
前記通信フォーマット上の所定の切換タイミングで論理
レベルのハイレベルからロウレベルへ、ロウレベルから
ハイレベルへのどちらにも極性反転させることができ、
かつこの反転させたビットおよび前記シリアルデータの
うちの一方を選択的に通信フォーマット・インタフェー
ス部へ出力する疑似エラー・ビット発生手段と、を備え
て構成され、前記通信フォーマットが前記固有値からな
る変数により管理されるとともに、通信エラー発生を想
定した動作評価時に、前記疑似エラー・ビット発生手段
により故意に疑似通信エラーを発生させ前記ＣＰＵへ出
力することを特徴とする疑似パリティエラー信号発生機
能を備えた半導体装置。
【請求項２】前記疑似エラー・ビット発生手段が、受
信した前記シリアルデータの有するビット・シーケンス
期間およびフィールド・シーケンス期間をそれぞれ判定
し、その判定結果に応答して、受信した前記シリアルデ
ータからパリティ・ビットのみを極性反転させる請求項
１記載の疑似パリティエラー信号発生機能を備えた半導
体装置。
【請求項３】前記疑似エラー・ビット発生手段が、リ
セット後の初期状態時に、前記ＣＰＵから前記固有値が
設定される第１、第２および第３のレジスタ手段をそれ
ぞれ有する請求項１記載の疑似パリティエラー信号発生
機能を備えた半導体装置。
【請求項４】前記第１のレジスタ手段は、前記初期状
態時に初期値の固有値が設定されるレジスタおよびこの
レジスタに設定された前記固有値と前記フィールド・シ
ーケンス制御部のフィールド・シーケンス・データ値と
を所定ビットごとに比較し前記一致信号を出力する一致
回路を備え、前記第２および前記第３のレジスタ手段
は、前記初期状態時に初期値の固有値が設定されるレジ
スタおよびこのレジスタに設定された前記固有値と前記
ビット・シーケンス制御部のビット・シーケンス・デー
タ値とを所定ビットごとに比較し前記一致信号を出力す
る一致回路をそれぞれ備える請求項３記載の疑似パリテ
ィエラー信号発生機能を備えた半導体装置。
【請求項５】前記初期値設定後、前記受信データを受
けるごとに、前記第１のレジスタ手段は自身の保持する
前記固有値と前記フィールド・シーケンス制御部の値と
を比較し、前記第２および前記第３のレジスタ手段はそ
れぞれの保持する前記固有値と前記ビット・シーケンス
制御部の値とを比較し、それぞれ前記一致信号を出力す
る請求項４記載の疑似パリティエラー信号発生機能を備
えた半導体装置。
【請求項６】前記疑似エラー・ビット発生手段は、２
つの選択入力端子が予めハイレベルを示す“１”および
ロウレベルを示す“０”に固定され所定の第１の制御信
号がハイレベルのとき“１”を選択出力し、ロウレベル
のとき“０”を選択出力する第１のセレクタと、予め定
める所定の第２の制御信号に応答して前記第１のセレク
タの出力および前記受信データのうちの一方を選択し、
前記通信フォーマット・インタフェース部に出力する第
２のセレクタと、前記ＣＰＵから上位ビットの第１ビッ
トに前記第１のセレクタの選択信号を規定するデータが
設定されこのデータを前記所定の第１の制御信号として
前記第１のセレクタへ出力し、下位ビットにパリティ期
間を示す第１の固有値が設定される第１のレジスタおよ
び前記フィールド・シーケンス制御部から入力するフィ
ールド・シーケンス・データ値が前記第１の固有値にな
ると一致信号を出力する第１の一致回路からなる第１の
レジスタ手段と、前記ＣＰＵからデータ期間のデータを
示す第２の固有値が設定される第２のレジスタおよび前
記ビット・シーケンス制御部から入力するビット・シー
ケンス・データ値が前記第２の固有値になると一致信号
を出力する第２の一致回路からなる第２のレジスタ手段
と、前記ＣＰＵから停止期間を示す第３の固有値が設定
される第３のレジスタおよび前記ビット・シーケンス制
御部から入力するビット・シーケンス・データ値が前記
第３の固有値になると一致信号を出力する第３の一致回
路からなる第３のレジスタ手段と、前記第１および前記
第２のレジスタ手段がそれぞれ出力する一致信号の論理
をとる第１の論理回路と、前記第１および前記第３のレ
ジスタ手段がそれぞれ出力する一致信号の論理をとる第
２の論理回路と、前記第１の論理回路出力がハイレベル
になるとセットされ、前記第２の論理回路出力がハイレ
ベルになるとリセットされ前記所定の第２の制御信号と
して前記第２のセレクタへ出力するＲＳフリップフロッ
プと、を備えて構成される請求項１記載の疑似パリティ
エラー信号発生機能を備えた半導体装置。
【請求項７】前記疑似エラー・ビット発生手段が、前
記シリアルデータのデータ・フィールドの各データ・ビ
ット期間内に存在する初期値以降の前記固有値を複数種
類予め格納するデータバッファ手段を有するとともに、
格納されたこれらの固有値を、複数の受信データごとに
前記切換タイミングの活性状態から非活性状態への変化
に応答して順次に読み出すことにより前記固有値による
切換タイミングの指定を複数の前記受信データごとに連
続的、かつ自動的に行う切換タイミング指定手段をさら
に備える請求項１記載の疑似パリティエラー信号発生機
能を備えた半導体装置。
【請求項８】前記疑似エラー・ビット発生手段が、前
記第１のレジスタの一致信号の活性状態から非活性状態
への変化タイミングが変化するごとに検出する立ち下が
りエッジ検出回路と、複数の受信データごとに異なる位
置の指定ビット・データである初期値以降の固有値を格
納し、この格納したデータを前記立ち下がりエッジ検出
回路の出力にそれぞれ応答して前記第１のレジスタへレ
ジスタ手段設定信号として対応する順序で順次出力する
データバッファ手段と、をさらに備える請求項６記載の
疑似パリティエラー信号発生機能を備えた半導体装置。
【請求項９】前記疑似エラー・ビット発生手段が、前
記第１および前記第２のレジスタ手段がそれぞれ出力す
る一致信号の論理をとる第１の論理回路のハイレベルに
より計数をするカウンタおよびレベル反転対象の指定ビ
ット位置を示す値を予め設定した第４のレジスタ手段を
さらに備え、前記カウンタの計数値が前記第４のレジス
タ手段に予め設定した値に達した場合に前記切換タイミ
ングの指定を行うことにより、同一シーケンス中の任意
の指定ビットをレベル反転させる請求項６記載の疑似パ
リティエラー信号発生機能を備えた半導体装置。
【請求項１０】前記疑似エラー・ビット発生手段が、
前記第１および前記第２のレジスタ手段がそれぞれ出力
する一致信号の論理をとる第１の論理回路のハイレベル
により計数をするカウンタおよびレベル反転対象の指定
ビット位置を示す固有値が予め設定されその設定値と前
記カウンタの計数値とが一致したときに一致信号を出力
する第４のレジスタ手段をさらに備え、この第４のレジ
スタ手段の前記一致信号を前記ＲＳフリップフロップの
セット端子の入力とする請求項６記載の疑似パリティエ
ラー信号発生機能を備えた半導体装置。
【請求項１１】前記第１のレジスタ手段は、前記ＣＰ
Ｕから予め設定される初期値としての固有値と前記デー
タバッファ手段から前記初期値以降の固有値が順次設定
されるレジスタと、このレジスタに設定された固有値と
前記フィールド・シーケンス制御部から出力されるフィ
ールド・シーケンス・データ値とを比較し前記一致信号
を出力する一致回路とを備える請求項８記載の疑似パリ
ティエラー信号発生機能を備えた半導体装置。
【請求項１２】前記第４のレジスタ手段は、レベル反
転対象の指定ビット位置を示す初期値としての固有値が
予め前記ＣＰＵから設定されるレジスタと、このレジス
タに設定された固有値と前記カウンタの計数値とが一致
したときに一致信号を出力する一致回路とを備える請求
項１０記載の疑似パリティエラー信号発生機能を備えた
半導体装置。