JPH0439819B2 - - Google Patents
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- JPH0439819B2 JPH0439819B2 JP59074853A JP7485384A JPH0439819B2 JP H0439819 B2 JPH0439819 B2 JP H0439819B2 JP 59074853 A JP59074853 A JP 59074853A JP 7485384 A JP7485384 A JP 7485384A JP H0439819 B2 JPH0439819 B2 JP H0439819B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection (CSMA-CD)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ伝送装置に係り、特にバス形の
伝送路で結合された複数のデータ伝送装置のそれ
ぞれがリアルタイムでデータ交換できるデータ伝
送装置に関する。
伝送路で結合された複数のデータ伝送装置のそれ
ぞれがリアルタイムでデータ交換できるデータ伝
送装置に関する。
多数の伝送ステーシヨンがバス形の伝送路で結
合された伝送システムは伝送ステーシヨンの付
加、撤去が容易であり、また、一伝送ステーシヨ
ンの故障がシステム全体へ波及しない長所がある
ため比較的近距離の伝送システムとして一般に広
く使用されている。
合された伝送システムは伝送ステーシヨンの付
加、撤去が容易であり、また、一伝送ステーシヨ
ンの故障がシステム全体へ波及しない長所がある
ため比較的近距離の伝送システムとして一般に広
く使用されている。
この種の伝送ステーシヨンに使用されるデータ
伝送装置の伝送路使用権の制御方法として種々の
方式が考えられているが代表的なものとして次の
２種類がある。
伝送装置の伝送路使用権の制御方法として種々の
方式が考えられているが代表的なものとして次の
２種類がある。
(1) CSMA／CD方式
(2) トークンパス方式
CSMA／CDはCaria Sensa Multi Acces／
Collision Detectの略称でXEROX社のイーサー
ネツトに代表され各ステーシヨンが自由にバスを
使う方法であるが伝送データが少ないうちは各ス
テーシヨンの伝送要求の衝突がなく、効率もよい
が伝送要求が重なると衝突がおこり、途端に待ち
時間が多くなる欠点がある。リアルタイムが要求
される伝送ステーシヨンでは確実にある一定時間
内に任意のステーシヨンの伝送要求が処理される
ことが必要でありこの方式はリアルタイムが要求
されるデータ伝送装置には適さない。
Collision Detectの略称でXEROX社のイーサー
ネツトに代表され各ステーシヨンが自由にバスを
使う方法であるが伝送データが少ないうちは各ス
テーシヨンの伝送要求の衝突がなく、効率もよい
が伝送要求が重なると衝突がおこり、途端に待ち
時間が多くなる欠点がある。リアルタイムが要求
される伝送ステーシヨンでは確実にある一定時間
内に任意のステーシヨンの伝送要求が処理される
ことが必要でありこの方式はリアルタイムが要求
されるデータ伝送装置には適さない。
一方、トークンパス方式は米国データポイント
社のアークネツトに代表され各伝送ステーシヨン
に順次バトンを渡すように伝送を許可するトーク
ンパケツトを伝送する方式である。各伝送ステー
シヨンは、トークンパケツトを受信すると伝送路
使用権を得、伝送データがあれば、任意のステー
シヨンへデータ伝送を行ないそれが完了すれば、
次の伝送ステーシヨンへトークンパケツトを送信
して引き渡しする。この方式では各伝送ステーシ
ヨンでの最大データ伝送量を規定しておけば一定
時間内に伝送サービスをうけられることになるの
でリアルタイム性がある。しかし本方式は、トー
クンパケツトを次々に渡すため、伝送の効率が良
くないとともに伝送要求がない時でもトークンパ
ケツトを受信し、更に送信するため伝送を制御す
るマイクロコンピユータは、常にこれらの処理を
行なう必要があり、いわゆるオーバーヘツドが多
くなる欠点がある。
社のアークネツトに代表され各伝送ステーシヨン
に順次バトンを渡すように伝送を許可するトーク
ンパケツトを伝送する方式である。各伝送ステー
シヨンは、トークンパケツトを受信すると伝送路
使用権を得、伝送データがあれば、任意のステー
シヨンへデータ伝送を行ないそれが完了すれば、
次の伝送ステーシヨンへトークンパケツトを送信
して引き渡しする。この方式では各伝送ステーシ
ヨンでの最大データ伝送量を規定しておけば一定
時間内に伝送サービスをうけられることになるの
でリアルタイム性がある。しかし本方式は、トー
クンパケツトを次々に渡すため、伝送の効率が良
くないとともに伝送要求がない時でもトークンパ
ケツトを受信し、更に送信するため伝送を制御す
るマイクロコンピユータは、常にこれらの処理を
行なう必要があり、いわゆるオーバーヘツドが多
くなる欠点がある。
以下、トークンパス方式について図を用いて詳
しく説明する。第１図は、バス１に各ステーシヨ
ン（＃１〜＃４）２，３，４，５がつながつてい
る状態を示す。ステーシヨン又は局はここでは伝
送装置を示すものとする。
しく説明する。第１図は、バス１に各ステーシヨ
ン（＃１〜＃４）２，３，４，５がつながつてい
る状態を示す。ステーシヨン又は局はここでは伝
送装置を示すものとする。
第２図はトークンパス方式による伝送装置の構
成図である。同図に於て、バス１に接続された送
受信回路TR６はバス１上のシリアル信号を受信
してロジツクレベルに変換したり、ロジツクレベ
ルの信号を増幅してシリアル信号としてバス１上
に送出したりする。エンコーダデコーダED６Ａ
は通常のデイジタルデータをクロツク成分を含ん
だデイジタルデータのマンチエスタコードに変換
したロジツクレベルの信号としてTR６に入力し
たり、逆にTR６から入力されたマンチエスタコ
ードのロジツクレベルの信号を通常のデイジタル
信号に変換したりする。送受信制御回路７は
CSMA／CD方式または、HDLC（High level
Data Link Control）方式の通信規約に従つて送
受信データの制御を行いCPU９への割込みの発
生、メモリＭ８へのDMA（Direct Memory
Acces）等を行う。その他必要に応じてＩ／Ｏ１
１が設けられ、これ等が制御信号バス１０により
結合されて構成されている。
成図である。同図に於て、バス１に接続された送
受信回路TR６はバス１上のシリアル信号を受信
してロジツクレベルに変換したり、ロジツクレベ
ルの信号を増幅してシリアル信号としてバス１上
に送出したりする。エンコーダデコーダED６Ａ
は通常のデイジタルデータをクロツク成分を含ん
だデイジタルデータのマンチエスタコードに変換
したロジツクレベルの信号としてTR６に入力し
たり、逆にTR６から入力されたマンチエスタコ
ードのロジツクレベルの信号を通常のデイジタル
信号に変換したりする。送受信制御回路７は
CSMA／CD方式または、HDLC（High level
Data Link Control）方式の通信規約に従つて送
受信データの制御を行いCPU９への割込みの発
生、メモリＭ８へのDMA（Direct Memory
Acces）等を行う。その他必要に応じてＩ／Ｏ１
１が設けられ、これ等が制御信号バス１０により
結合されて構成されている。
第３図は上述のようなステーシヨンが４台で伝
送システムが構成されたときの各ステーシヨン
＃１〜＃４が送出するシリアル信号の一例を示し
たタイムチヤートである。ステーシヨン＃１の始
めの信号は伝送するデータがなくトークンパス信
号TP１３のみをバス上に送出している。このTP
１３はステーシヨン＃２を指定しており、ステー
シヨン＃２がこのTP１３を受信すると送受信制
御回路７は割込みを発生し、CPU９がこれを受
付けてトークンパス信号であることを判断し自局
の伝送路使用権を得る。そして送信すべきデータ
を送受信制御回路７を経由してデータパケツト１
８としてバス上に送出し、その後にステーシヨン
＃３を指定したTP１４を送出する。以下、同様
にしてステーシヨン＃３，＃４へ順次伝送路使用
権を移しステーシヨン＃１に送信権が戻される。
第３図はステーシヨン＃４でも送信するデータが
ないのでトークンパス信号１６のみを送出してい
る。この様に伝送すべきデータがない時でもリア
ルタイム性を確保するために次のステーシヨンを
指定したトークンパス信号を送出する必要があ
る。この処理は現在の高性能16ビツトマイクロプ
ロセツサ（例えばインテル社製8086）でも50〜
100μsの処理時間を必要とし、バス上の信号はデ
ータのない無駄な時間が多く発生すると共にマイ
クロプロセツサもオーバーヘツドが大きくなると
いう問題を有する。
送システムが構成されたときの各ステーシヨン
＃１〜＃４が送出するシリアル信号の一例を示し
たタイムチヤートである。ステーシヨン＃１の始
めの信号は伝送するデータがなくトークンパス信
号TP１３のみをバス上に送出している。このTP
１３はステーシヨン＃２を指定しており、ステー
シヨン＃２がこのTP１３を受信すると送受信制
御回路７は割込みを発生し、CPU９がこれを受
付けてトークンパス信号であることを判断し自局
の伝送路使用権を得る。そして送信すべきデータ
を送受信制御回路７を経由してデータパケツト１
８としてバス上に送出し、その後にステーシヨン
＃３を指定したTP１４を送出する。以下、同様
にしてステーシヨン＃３，＃４へ順次伝送路使用
権を移しステーシヨン＃１に送信権が戻される。
第３図はステーシヨン＃４でも送信するデータが
ないのでトークンパス信号１６のみを送出してい
る。この様に伝送すべきデータがない時でもリア
ルタイム性を確保するために次のステーシヨンを
指定したトークンパス信号を送出する必要があ
る。この処理は現在の高性能16ビツトマイクロプ
ロセツサ（例えばインテル社製8086）でも50〜
100μsの処理時間を必要とし、バス上の信号はデ
ータのない無駄な時間が多く発生すると共にマイ
クロプロセツサもオーバーヘツドが大きくなると
いう問題を有する。
また、送受信制御回路７の機能を持つLSIとし
て前述したようにCSMA／CD用LSIやHDLC用
LSIがあり、送受信用のトランシーバーと伝送フ
ロー制御を行うマイクロコンピユータと組み合せ
て簡単に伝送ステーシヨンを構成することができ
るが、これらのLSIには伝送装置を監視して異常
を検知する機能は含まれておらず別のマイクロコ
ンピユータにより検出する必要がある。このた
め、マイクロコンピユータの負担が増し検出時間
が長く得られる情報量も少ないという問題があ
る。
て前述したようにCSMA／CD用LSIやHDLC用
LSIがあり、送受信用のトランシーバーと伝送フ
ロー制御を行うマイクロコンピユータと組み合せ
て簡単に伝送ステーシヨンを構成することができ
るが、これらのLSIには伝送装置を監視して異常
を検知する機能は含まれておらず別のマイクロコ
ンピユータにより検出する必要がある。このた
め、マイクロコンピユータの負担が増し検出時間
が長く得られる情報量も少ないという問題があ
る。
本発明は上記事由に鑑みてなされたもので、そ
の目的はバス形伝送路に結合された複数のデータ
伝送装置のそれぞれがデータ交換できるデータ伝
送システムにおいて、市販の伝送制御用LSIを用
いると共に伝送路制御用付加回路を設け、従来の
トークンパス方式より伝送効率が良く、しかもリ
アルタイム性を有し、伝送監視機能により各デー
タ伝送装置及び伝送システム全体を監視して異常
の検出を行うデータ伝送装置を提供することにあ
る。
の目的はバス形伝送路に結合された複数のデータ
伝送装置のそれぞれがデータ交換できるデータ伝
送システムにおいて、市販の伝送制御用LSIを用
いると共に伝送路制御用付加回路を設け、従来の
トークンパス方式より伝送効率が良く、しかもリ
アルタイム性を有し、伝送監視機能により各デー
タ伝送装置及び伝送システム全体を監視して異常
の検出を行うデータ伝送装置を提供することにあ
る。
本発明は上記目的を達成するために、バス形伝
送路を介して複数の伝送装置が相互に伝送を行う
データ伝送装置において、CSMA／CDまたは
HDLC伝送制御用LSIと送受信回路との間に伝送
路制御用付加回路を設け、この伝送路制御用付加
回路には親局としてパケツトの送信タイミングを
指示するフレームヘツダと、送信すべきデータの
無いときそのことを示すダミーパケツトと、所定
の時間以上バス上に伝送信号が無いときそのこと
を親局として代りに示す代理パケツトの３種の伝
送路制御用パケツトの送出手段を設け、前記フレ
ームヘツダ、ダミーパケツト、代理パケツトは
CSMA／CDまたはHDLC方式によるデータパケ
ツトのヘツデイングフオーマツトとは異なるパタ
ーンのパケツトフオーマツトとし、前記３種の伝
送路制御用パケツトの受信判別を行う伝送路制御
パケツト判別手段と、前記フレームヘツダを受信
後所定の数のパケツトを受信したとき送信を開始
する伝送路使用権決定手段と、受信パケツトの種
別を判定して伝送制御の監視を行う伝送監視手段
を設け伝送効率が良く伝送システム全体の監視を
行うことのできるようにしたデータ伝送装置であ
る。
送路を介して複数の伝送装置が相互に伝送を行う
データ伝送装置において、CSMA／CDまたは
HDLC伝送制御用LSIと送受信回路との間に伝送
路制御用付加回路を設け、この伝送路制御用付加
回路には親局としてパケツトの送信タイミングを
指示するフレームヘツダと、送信すべきデータの
無いときそのことを示すダミーパケツトと、所定
の時間以上バス上に伝送信号が無いときそのこと
を親局として代りに示す代理パケツトの３種の伝
送路制御用パケツトの送出手段を設け、前記フレ
ームヘツダ、ダミーパケツト、代理パケツトは
CSMA／CDまたはHDLC方式によるデータパケ
ツトのヘツデイングフオーマツトとは異なるパタ
ーンのパケツトフオーマツトとし、前記３種の伝
送路制御用パケツトの受信判別を行う伝送路制御
パケツト判別手段と、前記フレームヘツダを受信
後所定の数のパケツトを受信したとき送信を開始
する伝送路使用権決定手段と、受信パケツトの種
別を判定して伝送制御の監視を行う伝送監視手段
を設け伝送効率が良く伝送システム全体の監視を
行うことのできるようにしたデータ伝送装置であ
る。
本発明のデータ伝送装置による２つの実施例を
第４図と第５図に示す。第４図はCPUモード
（後述）の場合を示し、第５図はAUTOモード
（後述）の場合を示している。第４図のCPUモー
ドにおいて、１はバス形の伝送路、６は送受信回
路TR、８はメモリＭ、９は中央演算制御装置
CPU、１０は制御信号バス、１１は周辺機器そ
の他の入出力回路Ｉ／Ｏ、３８は伝送路制御用付
加回路、７６は伝送制御用LSIを示している。第
５図のAUTOモードにおいて、１３は伝送路ト
レース回路BFを示し、他は第４図と同様である。
第４図と第５図に示す。第４図はCPUモード
（後述）の場合を示し、第５図はAUTOモード
（後述）の場合を示している。第４図のCPUモー
ドにおいて、１はバス形の伝送路、６は送受信回
路TR、８はメモリＭ、９は中央演算制御装置
CPU、１０は制御信号バス、１１は周辺機器そ
の他の入出力回路Ｉ／Ｏ、３８は伝送路制御用付
加回路、７６は伝送制御用LSIを示している。第
５図のAUTOモードにおいて、１３は伝送路ト
レース回路BFを示し、他は第４図と同様である。
第６図は伝送路制御用付加回路３８の詳細なブ
ロツク構成図で後述する３種の伝送制御用パケツ
ト（フレームヘツダFH、ダミーパケツトDP、代
理パケツトRP）を送出する機能とこれらのパケ
ツトを受信したときそれぞれを判別して所定の制
御（後述）を行う。
ロツク構成図で後述する３種の伝送制御用パケツ
ト（フレームヘツダFH、ダミーパケツトDP、代
理パケツトRP）を送出する機能とこれらのパケ
ツトを受信したときそれぞれを判別して所定の制
御（後述）を行う。
第７図は本発明のデータ伝送装置の動作を説明
するためのタイムチヤートで、４台の伝送ステー
シヨン＃１〜４で伝送システムを構成し、＃１ス
テーシヨンを親局とした例である。
するためのタイムチヤートで、４台の伝送ステー
シヨン＃１〜４で伝送システムを構成し、＃１ス
テーシヨンを親局とした例である。
先ず、親局＃１ステーシヨンがフレームヘツダ
FH２１をバス形の伝送路（以下単にバスと記
す）１に送出する。これを受信した他の伝送ステ
ーシヨン＃２〜＃４は予じめ定められたステーシ
ヨン順序で自局の送信すべきデータをデータパケ
ツトDTとして“いもずる式”にバス１に送出す
る。送信すべきデータがないときはダミーパケツ
トDPを送出する。第７図は＃１，＃２，＃３，
＃４のステーシヨン順に送信順序を定めた場合
で、初めの伝送サイクルでは＃１，＃４のステー
シヨンがDP２２を、＃２，＃３のステーシヨン
がDP２３，２４を送出した例を示している。す
べての伝送ステーシヨンが送信を一巡すると親局
は再びフレームヘツダFH２１を送出して次の伝
送サイクルを開始する。このようにしてすべての
伝送ステーシヨンは一定の時間内に自局のデータ
を送出することができる。
FH２１をバス形の伝送路（以下単にバスと記
す）１に送出する。これを受信した他の伝送ステ
ーシヨン＃２〜＃４は予じめ定められたステーシ
ヨン順序で自局の送信すべきデータをデータパケ
ツトDTとして“いもずる式”にバス１に送出す
る。送信すべきデータがないときはダミーパケツ
トDPを送出する。第７図は＃１，＃２，＃３，
＃４のステーシヨン順に送信順序を定めた場合
で、初めの伝送サイクルでは＃１，＃４のステー
シヨンがDP２２を、＃２，＃３のステーシヨン
がDP２３，２４を送出した例を示している。す
べての伝送ステーシヨンが送信を一巡すると親局
は再びフレームヘツダFH２１を送出して次の伝
送サイクルを開始する。このようにしてすべての
伝送ステーシヨンは一定の時間内に自局のデータ
を送出することができる。
任意の伝送ステーシヨンが何等かの理由により
送信不能になつたとき、親局は一定時間パケツト
が送出されないことを検知して代理パケツトRP
を送出し伝送システムが停止しないようにする。
送信不能になつたとき、親局は一定時間パケツト
が送出されないことを検知して代理パケツトRP
を送出し伝送システムが停止しないようにする。
データパケツトDTのフオーマツトの一例を第
８図に示す。同図において７０は同期をとるため
のヘツデイングＨ、７１は相手先アドレスDA、
７２は送信元アドレスSA、７３はタイプフイー
ルドTYPまたはコマンドCMD、７４はデータ
DATA、７５はフレームチエツクシーケンス
FCSでありこれらで１つのデータパケツトDTを
形成する。このデータパケツトDTはCSMA／
CD方式またはHDLC方式の通信規約に適合する。
８図に示す。同図において７０は同期をとるため
のヘツデイングＨ、７１は相手先アドレスDA、
７２は送信元アドレスSA、７３はタイプフイー
ルドTYPまたはコマンドCMD、７４はデータ
DATA、７５はフレームチエツクシーケンス
FCSでありこれらで１つのデータパケツトDTを
形成する。このデータパケツトDTはCSMA／
CD方式またはHDLC方式の通信規約に適合する。
ヘツデイングＨ７０はCSMA／CD方式では
1010……と“１”と“０”が交互にくり返され最
後に……1011と“１”が２つ続いて終り64ビツト
以内で構成される。また、HDLC方式では８ビツ
トのフラグ“7E”が用いられる。
1010……と“１”と“０”が交互にくり返され最
後に……1011と“１”が２つ続いて終り64ビツト
以内で構成される。また、HDLC方式では８ビツ
トのフラグ“7E”が用いられる。
３種の伝送制御用パケツトは上記ヘツデイング
Ｈ７０のパターンフオーマツト以外の条件を持つ
たフオーマツトにより定義する。たとえば、伝送
制御用パケツトを１６ビツトで構成したとき フレームヘツダFH……3FCO ダミーパケツトDP……3FFO 代理パケツトRP……3FFC のように定め、このパケツトを受信したとき伝送
制御用LSI７６に対しては無意味なデータとなる
ようにする。これにより、各伝送制御用LSI７６
はデータパケツトDTを受信した時のみ信号７０
を出力してCPU９に割込み入力し相互に一対一
でデータ伝送を行うのと同じように送受信するこ
とが可能となり、伝送路制御用付加回路３８は伝
送制御用パケツトにより効率的に伝送路の制御を
行う。
Ｈ７０のパターンフオーマツト以外の条件を持つ
たフオーマツトにより定義する。たとえば、伝送
制御用パケツトを１６ビツトで構成したとき フレームヘツダFH……3FCO ダミーパケツトDP……3FFO 代理パケツトRP……3FFC のように定め、このパケツトを受信したとき伝送
制御用LSI７６に対しては無意味なデータとなる
ようにする。これにより、各伝送制御用LSI７６
はデータパケツトDTを受信した時のみ信号７０
を出力してCPU９に割込み入力し相互に一対一
でデータ伝送を行うのと同じように送受信するこ
とが可能となり、伝送路制御用付加回路３８は伝
送制御用パケツトにより効率的に伝送路の制御を
行う。
以下、第４図と第６図を用いて更に詳しく説明
する。実施例ではCPU９にインテル社製の80186
を、伝送制御用LSI７６に同社製の82586を使用
しており、送信するデータがメモリＭ８上にある
ときには制御信号バス１０を介して伝送制御用
LSI７６の図示しないCA信号をセツトして知ら
せる。これによりLSI７６はメモリＭ８上のデー
タをとり込み送信要求信号３５をアクテイ
ブ（付勢）にして送信データができたことを伝送
路制御付加回路３８に知らせて待期する。
する。実施例ではCPU９にインテル社製の80186
を、伝送制御用LSI７６に同社製の82586を使用
しており、送信するデータがメモリＭ８上にある
ときには制御信号バス１０を介して伝送制御用
LSI７６の図示しないCA信号をセツトして知ら
せる。これによりLSI７６はメモリＭ８上のデー
タをとり込み送信要求信号３５をアクテイ
ブ（付勢）にして送信データができたことを伝送
路制御付加回路３８に知らせて待期する。
なお、図中、英文字信号各上にバー（−）があ
る信号は負論理を示し、アクテイブ（付勢）時は
“０”であり、バーのない信号は正論理を示し、
アクテイブ時に“１”であることを示す。
る信号は負論理を示し、アクテイブ（付勢）時は
“０”であり、バーのない信号は正論理を示し、
アクテイブ時に“１”であることを示す。
一方、バス１を介して他局から送信されたシリ
アルデータは送受信回路TR６により受信され伝
送路制御付加回路３８の受信信号RCV３６とし
て入力される。この受信信号はデコーダDEC４
０によりNRZ信号に戻すと共に受信クロツク
RXC３０と受信データRXD３１に分離して抽出
され伝送制御用LSI７６に入力される。受信デー
タRXD３１はフレームヘツダ検出回路FHD４３
へも入力され、フレームヘツダであると判定した
ときリセツト信号５８を出力してスロツトカウン
タSLC４５をリセツトする。FHD４３は内部に
シフトレジスタを有しこのシフトレジスタに受信
データRXD３１を取込んで定められた“０”，
“１”のビツトの組合せ（前記16ビツトの例では
3FCO）であるかを判断してフレームヘツダFH
を検出する。
アルデータは送受信回路TR６により受信され伝
送路制御付加回路３８の受信信号RCV３６とし
て入力される。この受信信号はデコーダDEC４
０によりNRZ信号に戻すと共に受信クロツク
RXC３０と受信データRXD３１に分離して抽出
され伝送制御用LSI７６に入力される。受信デー
タRXD３１はフレームヘツダ検出回路FHD４３
へも入力され、フレームヘツダであると判定した
ときリセツト信号５８を出力してスロツトカウン
タSLC４５をリセツトする。FHD４３は内部に
シフトレジスタを有しこのシフトレジスタに受信
データRXD３１を取込んで定められた“０”，
“１”のビツトの組合せ（前記16ビツトの例では
3FCO）であるかを判断してフレームヘツダFH
を検出する。
キヤリア検知回路CS４１は受信信号RCV３６
の有無を検知するものでRCV３６が有るときキ
ヤリア検出信号５７を出力する。このキヤリア検
出信号５７はタイマーTD４４に入力されかつ出
力信号５９はキヤリア検出信号５７がなくなつて
から一定時間後になくなるオフデイレイ信号で
SLC４５はこの信号５９がアクデイブからノンア
クテイブに変化したときインクリメントされる。
すなわち、SLC４５はフレームヘツダを検出した
ときリセツトされフレームヘツダがなくなつて一
定時間経過したときインクリメントされて“１”
になり、その後各パケツトの受信完了時から一定
時間経過後にインクリメントされる。
の有無を検知するものでRCV３６が有るときキ
ヤリア検出信号５７を出力する。このキヤリア検
出信号５７はタイマーTD４４に入力されかつ出
力信号５９はキヤリア検出信号５７がなくなつて
から一定時間後になくなるオフデイレイ信号で
SLC４５はこの信号５９がアクデイブからノンア
クテイブに変化したときインクリメントされる。
すなわち、SLC４５はフレームヘツダを検出した
ときリセツトされフレームヘツダがなくなつて一
定時間経過したときインクリメントされて“１”
になり、その後各パケツトの受信完了時から一定
時間経過後にインクリメントされる。
SLC４５の計数値６０は一致検出回路COIN４
６に入力されステーシヨン番号設定レジスタ
WR2４８で設定されたステーシヨン番号信号６
１と比較される。今、仮りにステーシヨン番号信
号６１を“１”と定めると、第７図に示したFH
２１の終了時点から一定時間後にSLCは“１”と
なるのでこのときCOIN４６は一致検出信号６３
を出力する。送信制御回路５６はこの信号６３が
アクテイブになつたときLSI７６から入力された
送信要求信号３５がアクテイブになつてい
ると送信許可信号３４をアクテイブにして
LSI７６に送信を許可する。また、この送信許可
信号３４は送信データ制御回路５５へも同
時に入力されこれにより図示していないクロツク
発生回路からのクロツク信号を分周して送信クロ
ツク３２を出力しLSI７６へ供給する。伝送
制御用LSI７６はメモリＭ８から取込んだデータ
を送信クロツク３２に同期した送信データ
TXD３３として出力する。送信データ制御回路
５５はこの送信データTXD３３を受けエンコー
ダーENC４２への入力信号６７を出力しENC４
２は送信データTXD３３をマンチエスタコード
に変換して送信信号TRM３７として出力し、送
受信回路TR６を介して増幅された信号を前述の
データパケツトDTとしてバス１へ送出する。
６に入力されステーシヨン番号設定レジスタ
WR2４８で設定されたステーシヨン番号信号６
１と比較される。今、仮りにステーシヨン番号信
号６１を“１”と定めると、第７図に示したFH
２１の終了時点から一定時間後にSLCは“１”と
なるのでこのときCOIN４６は一致検出信号６３
を出力する。送信制御回路５６はこの信号６３が
アクテイブになつたときLSI７６から入力された
送信要求信号３５がアクテイブになつてい
ると送信許可信号３４をアクテイブにして
LSI７６に送信を許可する。また、この送信許可
信号３４は送信データ制御回路５５へも同
時に入力されこれにより図示していないクロツク
発生回路からのクロツク信号を分周して送信クロ
ツク３２を出力しLSI７６へ供給する。伝送
制御用LSI７６はメモリＭ８から取込んだデータ
を送信クロツク３２に同期した送信データ
TXD３３として出力する。送信データ制御回路
５５はこの送信データTXD３３を受けエンコー
ダーENC４２への入力信号６７を出力しENC４
２は送信データTXD３３をマンチエスタコード
に変換して送信信号TRM３７として出力し、送
受信回路TR６を介して増幅された信号を前述の
データパケツトDTとしてバス１へ送出する。
一致検出信号６３がアクテイブになつたとき送
信要求信号３５がノンアクテイブであれば
送信制御回路５６はダミーパケツト送出回路
DMS５４に対してダミーパケツト送出要求信号
６８を出力しDMS５４からはENC４２，TR６
を介してバス１に前述のダミーパケツトDPが送
出される。
信要求信号３５がノンアクテイブであれば
送信制御回路５６はダミーパケツト送出回路
DMS５４に対してダミーパケツト送出要求信号
６８を出力しDMS５４からはENC４２，TR６
を介してバス１に前述のダミーパケツトDPが送
出される。
SLC４５の計数値６０は別の一致検出回路４７
へも入力されステーシヨン最大番号設定レジスタ
WR1４９で設定された設定値６２と比較される。
この設定値６２は親局として指定するステーシヨ
ンのWR1４９に設定され全ステーシヨン数＋１
に設定される。第７図の実施例ではステーシヨン
＃１のWR1４９が“５”に設定され、最終ステ
ーシヨン（第７図ではステーシヨン＃４）の送信
データの受信を終了後、一定時間後に計数値６０
は“５”となるので親局のCOIN４７は一致検出
信号６４が出力される。この信号６４により親局
（ステーシヨン＃１）はフレームヘツダ送出回路
FHS５２を起動させ、ENC４２，TR６を介して
バス１に前述のフレームヘツダFHを送出し、他
のステーシヨンのSLCを“０”にリセツトする。
へも入力されステーシヨン最大番号設定レジスタ
WR1４９で設定された設定値６２と比較される。
この設定値６２は親局として指定するステーシヨ
ンのWR1４９に設定され全ステーシヨン数＋１
に設定される。第７図の実施例ではステーシヨン
＃１のWR1４９が“５”に設定され、最終ステ
ーシヨン（第７図ではステーシヨン＃４）の送信
データの受信を終了後、一定時間後に計数値６０
は“５”となるので親局のCOIN４７は一致検出
信号６４が出力される。この信号６４により親局
（ステーシヨン＃１）はフレームヘツダ送出回路
FHS５２を起動させ、ENC４２，TR６を介して
バス１に前述のフレームヘツダFHを送出し、他
のステーシヨンのSLCを“０”にリセツトする。
キヤリア検知回路CS４１のキヤリア検出信号
５７は代理パケツト送出タイマRPT５１へも入
力され、一定時間キヤリア検出信号５７が検出さ
れないとき代理パケツト送出要求信号６６を出力
して代理パケツト送出回路５３を起動させ、
ENC４２，TR６を介してバス１に前述の代理パ
ケツトRPを送出する。この機能により任意のス
テーシヨンが故障または何等かの理由で送信がで
きないとき、そのステーシヨンに代つて親局が代
理パケツトを送信するので残りの健全ステーシヨ
ンのみでデータ伝送を行うことができる。
５７は代理パケツト送出タイマRPT５１へも入
力され、一定時間キヤリア検出信号５７が検出さ
れないとき代理パケツト送出要求信号６６を出力
して代理パケツト送出回路５３を起動させ、
ENC４２，TR６を介してバス１に前述の代理パ
ケツトRPを送出する。この機能により任意のス
テーシヨンが故障または何等かの理由で送信がで
きないとき、そのステーシヨンに代つて親局が代
理パケツトを送信するので残りの健全ステーシヨ
ンのみでデータ伝送を行うことができる。
また、フレームヘツダ検出回路FHD４３のフ
レームヘツダ検出信号５８はフレームヘツダ喪失
タイマーFHLT５０へも入力され、フレームヘ
ツダーが一定時間内に受信されないときFHLT
５０はフレームヘツダ送信要求信号６５を出力し
てフレームヘツダ送出回路FHS５２を起動させ
フレームヘツダを送出する。FHLT５０が監視
する一定時間Tdはステーシヨンによつて少しづ
つ異る様にTd＝ａ＋b.n（但し、ｎはステーシヨ
ン番号、ａ，ｂは定数）に設定する。この機能に
より親局が故障してフレームヘツダが送信できな
いとき、最も若い番号のステーシヨンが親局に代
つて自動的にフレームヘツダを送信し、最も若い
番号のステーシヨンも故障のときは順次、次に若
い番号のステーシヨンが代つて自動的にフレーム
ヘツダを送信する。
レームヘツダ検出信号５８はフレームヘツダ喪失
タイマーFHLT５０へも入力され、フレームヘ
ツダーが一定時間内に受信されないときFHLT
５０はフレームヘツダ送信要求信号６５を出力し
てフレームヘツダ送出回路FHS５２を起動させ
フレームヘツダを送出する。FHLT５０が監視
する一定時間Tdはステーシヨンによつて少しづ
つ異る様にTd＝ａ＋b.n（但し、ｎはステーシヨ
ン番号、ａ，ｂは定数）に設定する。この機能に
より親局が故障してフレームヘツダが送信できな
いとき、最も若い番号のステーシヨンが親局に代
つて自動的にフレームヘツダを送信し、最も若い
番号のステーシヨンも故障のときは順次、次に若
い番号のステーシヨンが代つて自動的にフレーム
ヘツダを送信する。
９３はフレームヘツダFH送信外部同期回路
FHSYNでフレームヘツダ送出外部同期指令１５
によりフレームヘツダ送出要求を行いFHS５２
からフレームヘツダを送出する。これにより全伝
送システムのデータパケツトの送信周期を特別の
信号に同期させ一定周期で伝送することができ
る。
FHSYNでフレームヘツダ送出外部同期指令１５
によりフレームヘツダ送出要求を行いFHS５２
からフレームヘツダを送出する。これにより全伝
送システムのデータパケツトの送信周期を特別の
信号に同期させ一定周期で伝送することができ
る。
８７はモニタ制御回路でCPUモードとAUTO
モードの２つの動作モードがある。
モードの２つの動作モードがある。
(1) CPUモード
第４図に示すようにAUTO／CPU端子７２を
“０”に固定するとCPUモードとなる。CPUモー
ドは先づ、モニタ動作指定レジスタWR3８３に
モニタしようとするステーシヨンの番号をセツト
する。SLC４５の計数値６０がモニタ動作指定レ
ジスタWR3８３の設定値になると一致検出回路
８８から検出信号が出力されこの指令を受けてモ
ニタ制御回路８７のモニタ動作を開始させ、モニ
タ動作が完了するとINT2信号７１を出力しCPU
９に割込みをかける。また、モニタ制御回路８７
には代理パケツト検出回路RPD８９、ダミーパ
ケツト検出回路DPD９０、データパケツト検出
回路DTD９１、その他モニタ制御に必要な検出
信号９５が入力されステータス読出しレジスタ
RR1８６のそれぞれの対応する所定のビツトに
セツトする。この場合のステータス読出しレジス
タRR1８６の出力データD7〜D0のフオーマツト
の一例を示すと次のようになる。
“０”に固定するとCPUモードとなる。CPUモー
ドは先づ、モニタ動作指定レジスタWR3８３に
モニタしようとするステーシヨンの番号をセツト
する。SLC４５の計数値６０がモニタ動作指定レ
ジスタWR3８３の設定値になると一致検出回路
８８から検出信号が出力されこの指令を受けてモ
ニタ制御回路８７のモニタ動作を開始させ、モニ
タ動作が完了するとINT2信号７１を出力しCPU
９に割込みをかける。また、モニタ制御回路８７
には代理パケツト検出回路RPD８９、ダミーパ
ケツト検出回路DPD９０、データパケツト検出
回路DTD９１、その他モニタ制御に必要な検出
信号９５が入力されステータス読出しレジスタ
RR1８６のそれぞれの対応する所定のビツトに
セツトする。この場合のステータス読出しレジス
タRR1８６の出力データD7〜D0のフオーマツト
の一例を示すと次のようになる。
D7；モニタ動作完了のとき“１”
D6；FHLTタイムアツプのとき“１”
D5；代理パケツトRPを受信したとき“１”
D4；ダミーパケツトDPを受信したとき
“１” D3；データパケツトDTを受信したとき
“１” D2；親局として動作中のとき“１” D1；伝送路短絡または衝突発生のとき“１” D0；送信ロツクアツプが発生したとき“１” 該当するモニタステーシヨンのパケツトを受信
しその種別を判別してD3〜D5にセツトした後、
RR1８６のD7を“１”にセツトし、同時にINT2
信号７１を出力してCPU９へモニタ動作が完了
したことを知らせる。これによりCPU９はRR1
８６の内容を読出して所定のステーシヨンの伝送
パケツトの種類を監視することができる。
“１” D3；データパケツトDTを受信したとき
“１” D2；親局として動作中のとき“１” D1；伝送路短絡または衝突発生のとき“１” D0；送信ロツクアツプが発生したとき“１” 該当するモニタステーシヨンのパケツトを受信
しその種別を判別してD3〜D5にセツトした後、
RR1８６のD7を“１”にセツトし、同時にINT2
信号７１を出力してCPU９へモニタ動作が完了
したことを知らせる。これによりCPU９はRR1
８６の内容を読出して所定のステーシヨンの伝送
パケツトの種類を監視することができる。
尚、RR1８６にはフレームヘツダFHが予想で
きる時間内に周期的に検出できなかつた事を示す
FHLTタイムアツプ表示D6、親局として動作中
を示す表示D2、伝送路短絡または複数局の送信
による衝突が発生した事を示す表示D1、送信ロ
ツクアツプが発生した事を示す表示D0等を容易
に含める事ができる。
きる時間内に周期的に検出できなかつた事を示す
FHLTタイムアツプ表示D6、親局として動作中
を示す表示D2、伝送路短絡または複数局の送信
による衝突が発生した事を示す表示D1、送信ロ
ツクアツプが発生した事を示す表示D0等を容易
に含める事ができる。
(2) AUTOモード
AUTOモードの場合は第５図に示すように
AUTO／CPU端子７２は“１”に固定されモニ
タ制御回路８７からのモニタ信号は出力バツフア
９４を介して出力データD0〜D7へ出力される。
出力バツフア９４から出力されるMON信号１４
はモニタ動作が正常に行なわれていることを示す
信号である。これらの信号１２，１４は伝送路ト
レース回路BF１３に入力されMON信号１４に
よりモニタ動作が正常であると確認するとデータ
信号（D0〜D7）１２を逐一記憶して行く。デー
タ信号（D0〜D7）１２のモニタ動作の一例を第
９図に示す。同図は第７図の４ステーシヨンによ
る伝送路上の伝送パケツトをモニタした場合のデ
ータ信号D0〜D7を示し次のようにしている。
AUTO／CPU端子７２は“１”に固定されモニ
タ制御回路８７からのモニタ信号は出力バツフア
９４を介して出力データD0〜D7へ出力される。
出力バツフア９４から出力されるMON信号１４
はモニタ動作が正常に行なわれていることを示す
信号である。これらの信号１２，１４は伝送路ト
レース回路BF１３に入力されMON信号１４に
よりモニタ動作が正常であると確認するとデータ
信号（D0〜D7）１２を逐一記憶して行く。デー
タ信号（D0〜D7）１２のモニタ動作の一例を第
９図に示す。同図は第７図の４ステーシヨンによ
る伝送路上の伝送パケツトをモニタした場合のデ
ータ信号D0〜D7を示し次のようにしている。
D7；伝送路上のパケツトの受信タイミング
でセツト D6；フレームヘツダFHが検知されたとき
“１” D5；代理パケツトRPが検知されたとき
“１” D4；ダミーパケツトDPが検知されたとき
“１” D3；データパケツトDTが検知されたとき
“１” D2；FHLTタイムアツプのとき“１” 従つて、データ信号D7のタイミングによりデ
ータ信号D6〜D3を時系列的にBF１３へ記憶さ
せ、伝送路上の各ステーシヨンの伝送パケツトの
遂一のトレースを行うことができる。BF１３に
記憶されたパケツトトレース情報は必要に応じて
CPU９で読出され、統計的な解折、例えば伝送
路負荷、時間分布、ステーシヨン毎の負荷分布等
のデータとして用いられる。また、不具合発生時
に、発生に至るまでの伝送路トラフイツク状態を
読出し解折する事で異常ステーシヨンの早期発
見、異常原因の解折等を容易に行うことが可能と
なる。
でセツト D6；フレームヘツダFHが検知されたとき
“１” D5；代理パケツトRPが検知されたとき
“１” D4；ダミーパケツトDPが検知されたとき
“１” D3；データパケツトDTが検知されたとき
“１” D2；FHLTタイムアツプのとき“１” 従つて、データ信号D7のタイミングによりデ
ータ信号D6〜D3を時系列的にBF１３へ記憶さ
せ、伝送路上の各ステーシヨンの伝送パケツトの
遂一のトレースを行うことができる。BF１３に
記憶されたパケツトトレース情報は必要に応じて
CPU９で読出され、統計的な解折、例えば伝送
路負荷、時間分布、ステーシヨン毎の負荷分布等
のデータとして用いられる。また、不具合発生時
に、発生に至るまでの伝送路トラフイツク状態を
読出し解折する事で異常ステーシヨンの早期発
見、異常原因の解折等を容易に行うことが可能と
なる。
本発明のデータ伝送装置によればトークンパス
方式より伝送効率の良い実時間応用の可能なバス
形伝送路のデータ伝送装置を市販のCSMA／CD
用LSIまたはHDLC用LSI等のデータリンク制御
用LSIを用いて容易に実現することが可能とな
り、伝送路のトラフイツクモニタ、伝送装置の異
常検出が容易に行え、CPUモードによる特定ス
テーシヨンのモニタ制御と、AUTOモードによ
る伝送路状態のリアルタイム出力から伝送路トラ
フイツク解折等の高度な統計処理が可能となり、
フレームヘツダの送信周期を外部から制御できる
ので伝送システム全体の送信制御や同期合せを行
うことができ、あるタイミングでデータの収集、
分配等を行うことのできるデータ伝送装置を提供
することができる。
方式より伝送効率の良い実時間応用の可能なバス
形伝送路のデータ伝送装置を市販のCSMA／CD
用LSIまたはHDLC用LSI等のデータリンク制御
用LSIを用いて容易に実現することが可能とな
り、伝送路のトラフイツクモニタ、伝送装置の異
常検出が容易に行え、CPUモードによる特定ス
テーシヨンのモニタ制御と、AUTOモードによ
る伝送路状態のリアルタイム出力から伝送路トラ
フイツク解折等の高度な統計処理が可能となり、
フレームヘツダの送信周期を外部から制御できる
ので伝送システム全体の送信制御や同期合せを行
うことができ、あるタイミングでデータの収集、
分配等を行うことのできるデータ伝送装置を提供
することができる。
第１図はバス形伝送路によるデータ伝送システ
ムの一般的な構成図、第２図は従来のデータ伝送
装置の構成図、第３図は従来のトークンパス方式
によるデータ伝送装置の動作を説明するためのタ
イムチヤート、第４図、第５図は本発明のデータ
伝送装置による実施例の構成図、第６図は伝送路
制御用付加回路３８の詳細ブロツク構成図、第７
図、第９図は本発明の動作を説明するためのタイ
ムチヤート、第８図はデータパケツトDTの構成
図である。 １……バス形伝送路、２〜５……伝送ステーシ
ヨン、６……送受信器、８……メモリ回路Ｍ、９
……中央演算制御装置CPU、１１……入出力回
路、１３……伝送路トレース回路BF、３８……
伝送路制御用付加回路、７６……伝送制御用
LSI、８３……モニタ動作指定レジスタWR3、８
６……ステータス読出しレジスタRR1、８７…
…モニタ制御回路、９３……フレームヘツダ送信
外部同期回路FHSYN、９４……出力バツフア。
ムの一般的な構成図、第２図は従来のデータ伝送
装置の構成図、第３図は従来のトークンパス方式
によるデータ伝送装置の動作を説明するためのタ
イムチヤート、第４図、第５図は本発明のデータ
伝送装置による実施例の構成図、第６図は伝送路
制御用付加回路３８の詳細ブロツク構成図、第７
図、第９図は本発明の動作を説明するためのタイ
ムチヤート、第８図はデータパケツトDTの構成
図である。 １……バス形伝送路、２〜５……伝送ステーシ
ヨン、６……送受信器、８……メモリ回路Ｍ、９
……中央演算制御装置CPU、１１……入出力回
路、１３……伝送路トレース回路BF、３８……
伝送路制御用付加回路、７６……伝送制御用
LSI、８３……モニタ動作指定レジスタWR3、８
６……ステータス読出しレジスタRR1、８７…
…モニタ制御回路、９３……フレームヘツダ送信
外部同期回路FHSYN、９４……出力バツフア。
Claims (1)
- 【特許請求の範囲】 １ バス形伝送路を介して複数の伝送装置が相互
に伝送を行うデータ制御装置において、
CSMA／CDまたはHDLC伝送制御用LSIと送受
信回路との間に伝送路制御用付加回路を設け、こ
の伝送路制御用付加回路には、親局としてパケツ
トの送信タイミングを指示するフレームヘツダ
と、送信すべきデータの無いときそのことを示す
ダミーパケツトと、所定の時間以上バス上に伝送
信号が無いときそのことを親局として代りに示す
代理パケツトとの、３種の伝送路制御用パケツト
の送出手段を設け、前記フレームヘツダ、ダミー
パケツト、代理パケツトはCSMA／CDまたは
HDLC方式によるデータパケツトのヘツデイング
フオーマツトとは異なるパターンのパケツトフオ
ーマツトとし、前記３種の伝送路制御用パケツト
の受信判別を行う伝送路制御パケツト判別手段
と、前記フレームヘツダを受信後所定の数のパケ
ツトを受信したとき送信を開始する伝送路使用権
決定手段と、前記フレームヘツダ受信後のパケツ
トの受信数が、監視対象の伝送装置を特定すべく
予め設定された受信数に達すると、少なくともそ
の時点に受信されているパケツトの種別を出力し
て該当する伝送装置の監視を行う伝送監視手段
と、を設けたことを特徴とするデータ伝送装置。 ２ バス形伝送路を介して複数の伝送装置が相互
に伝送を行うデータ制御装置において、
CSMA／CDまたはHDLC伝送制御用LSIと送受
信回路との間に伝送路制御用付加回路を設け、こ
の伝送路制御用付加回路には、親局としてパケツ
トの送信タイミングを指示するフレームヘツダ
と、送信すべきデータの無いときそのことを示す
ダミーパケツトと、所定の時間以上バス上に伝送
信号が無いときそのことを親局として代りに示す
代理パケツトとの、３種の伝送路制御用パケツト
の送出手段を設け、前記フレームヘツダ、ダミー
パケツト、代理パケツトはCSMA／CDまたは
HDLC方式によるデータパケツトのヘツデイング
フオーマツトとは異なるパターンのパケツトフオ
ーマツトとし、前記３種の伝送路制御用パケツト
の受信判別を行う伝送路制御パケツト判別手段
と、前記フレームヘツダを受信後所定の数のパケ
ツトを受信したとき送信を開始する伝送路使用権
決定手段と、オートモードに設定されると、パケ
ツトの受信タイミングで各受信パケツトの種別を
時系列に記憶してパケツトトレースを可能とした
伝送監視手段と、を設けたことを特徴とするデー
タ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7485384A JPS60218941A (ja) | 1984-04-16 | 1984-04-16 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7485384A JPS60218941A (ja) | 1984-04-16 | 1984-04-16 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60218941A JPS60218941A (ja) | 1985-11-01 |
| JPH0439819B2 true JPH0439819B2 (ja) | 1992-06-30 |
Family
ID=13559288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7485384A Granted JPS60218941A (ja) | 1984-04-16 | 1984-04-16 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60218941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10425250B2 (en) | 2015-03-19 | 2019-09-24 | Kabushiki Kaisha Toshiba | Transmission system for controlling control/monitoring targets and transmission station for controlling control/monitoring targets |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824294B2 (ja) * | 1987-11-30 | 1996-03-06 | 三田工業株式会社 | パケット交換型ｌａｎ |
| DE112015007040B4 (de) | 2015-11-24 | 2019-11-21 | Mitsubishi Electric Corporation | Integrierte Vorrichtung, Kommunikationsverfahren und Kommunikationsprogramm |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860547A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS5215204A (en) * | 1975-07-26 | 1977-02-04 | Fuji Electric Co Ltd | Informatioon transmission system |
-
1984
- 1984-04-16 JP JP7485384A patent/JPS60218941A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860547A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS5215204A (en) * | 1975-07-26 | 1977-02-04 | Fuji Electric Co Ltd | Informatioon transmission system |
Cited By (1)
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|---|---|---|---|---|
| US10425250B2 (en) | 2015-03-19 | 2019-09-24 | Kabushiki Kaisha Toshiba | Transmission system for controlling control/monitoring targets and transmission station for controlling control/monitoring targets |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60218941A (ja) | 1985-11-01 |
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