JPS60226246A

JPS60226246A - デ−タ伝送装置

Info

Publication number: JPS60226246A
Application number: JP8198384A
Authority: JP
Inventors: Yasuhisa Shiobara; 康壽塩原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-11-11
Anticipated expiration: 2009-06-01
Also published as: JPH0642671B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はデータ伝送装置に係り、特にバス形の伝送路で
結合された複数のデータ伝送装置のそれぞれがリアルタ
イムでデータ交換できるデータ伝送装置に関する。

〔発明の技術的背景とその問題点〕

多数の伝送ステーションがバス形の伝送路で結合された
伝送システムは伝送ステーションの付加、撤去が容易で
あり、また、−伝送ステーションの故障がシステム全体
へ波及しない長所があるため比較的近距離の伝送システ
ムとして一般に広く使用されている。

この種の伝送ステーションに使用されるデータ伝送装置
の伝送路使用権の制御方法として種々の方式が考えられ
ているが代表的なものとして次の２種類がある。

（１）　ＣＯＭＡ／ＣＤ方式（２）トークンバス方式ＣＯＭＡ／ＣＤはＣａｒｉａ　Ｂｅｎ＠ｓ　Ｍｕｌ　ｔ
ｉ　Ａｃｃｅｓ／Ｃｏ１１ｉｓｉｏｎＤｅｔｅｃｔの略
称でＸＥＲＯＸ社のイーサーネットに代表され各ステご
ジョンが自由にバスを使う方法であるが伝送データが少
ないうちは各ステーションの伝送要求の衝突がなく、効
率もよいが伝送要求が重なると衝突がおこり、途端に待
ち時間が多くなる欠点がある。リアルタイムが要求され
る伝送ステーションでは確実にある一定時間内に任意の
ステーションの伝送要求が処理されることが必要であり
この方式はリアルタイムが要求されるデータ伝送装置に
は適さない。

一方、トークンパス方式は米国データポイントのアーク
ネットに代表され各伝送ステーションに順次バトンを渡
すように伝送を許可するトークンパケットを伝送する方
式である。各伝送ステーションは、トークンパケットを
受信すると伝送路使用権を得、伝送データがあれば、任
意のステーションへデータ伝送を行ないそれが完了すれ
ば、次の伝送ステーションヘト−クンパケットを送信し
て引き渡しする。この方式では各伝送ステーションでの
最大データ伝送量を規定しておけば一定時間内に伝送サ
ービスをうけられることになるのでリアルタイム性があ
る。しかし本方式は、トークンパケットを次々に渡すた
め、伝送の効率が良くないとともに伝送要求がない時で
もトークンパケットを受信し、更に送信するため伝送を
制御するマイクロコンピュータは、常にこれらの処理を
行なう必要があり、いわゆるオーバーヘッドが多くなる
欠点がある。

以下、トークンパス方式について図を用いて詳しく説明
する。第１図は、バス１に各ステーション（＃１〜＄４
）２，８．４．５がつながっている状態を示す。ステー
ション又は局はここでは伝送装置を示すものとする。

第２図はトークンパス方式による伝送装置の構成図であ
る。同図に於て、バス１に接続された送受信回路（ＴＲ
）　６はバス１上のシリアル信号を受信してロジックレ
ベルに変換したり、ロジックレベルの信号を増幅してシ
リアル信号としてバス１上に送出したりする。エンコー
ダデコーダ（ＦｉＤ）６Ａは通常のディジタルデータを
クロック成分を含んだディジタルデータのマンチェスタ
コードに変換したロジックレベルの信号としてＴＲ５に
入力したり、逆にＴＲ６から入力されたマンチェスタコ
ードのロジックレベルの信号を通常のディジタル信号に
変換したりする。送受信制御回路７はＣ８ＭＡ／ＣＤ方
式またはＨＤＬＣ（Ｈｉｇｈ　１ｅｖｅｔ　Ｄａｔａ　
Ｌ＃ｋＣｏｎｔｒｏｔ　）方式の通信規約に従って送受
信データの制御を行いＯＦ　Ｕ９への割込みの発生、メ
モ９　（Ｍ）８へのＤＭＡ　（Ｄｉｒｅｃｔ　Ｍｅｍｏ
ｒｙ　Ａｃｃｅｓ　）等を行う。その他必要に応じてｌ
１０１１が設けられ、これ等が制御信号バス１０により
結合されて構成されている。

第３図は上述のようなステーションが４台で伝送システ
ムが構成されたときの各ステーション＃１〜＃４が送出
するシリアル信号の一例を示したタイムチャートである
。ステーション＃１の始めの信号は伝送するデータがな
くトークンバス信号（ＴＰ）１３のみをバス上に送出し
ている。このＴＰ１３はステーション＃２を指定してお
り、ステーション＃２がこのＴＰ１３を受信すると送受
信制御回路７は割込みを発生し、ＣＰＵ９がこれを受付
けて　′トークンパス信号であることを判断し自局の伝
送路使用権を得る。そして送信すべきデータを送受信制
御回路７を径由してデータパケット１８としてバス上に
送出し、その後にステーション＃３を指定したＴＰＩ４
を送出する。以下、同様にしてステーション＃３．９４
へ順次伝送路使用権を移しステーション＃１に送信権が
戻される。第３図はステーション＃４でも送信するデー
タがないのでトークンパス信号１６のみを送出している
。この様に伝送すべきデータがない時でもリアルタイム
性を確保するために次のステーションを指定したトーク
ンパス信号を送出する必要がある。この処理は現在の高
性能１６ビツトマイクロプロセツサ（例えばインチル社
製８０８６　）　でも５０〜１００１１ｇの処理時間を
必要とし、バス上の信号はデータのない無駄な時間が多
く発生すると共にマイクロプロセッサもオーバーヘッド
が大きくなるという問題を有する。

また、送受信制御回路７の機能を持つＬＳＩとして前述
したように０８ＭＡ／ＣＤ用ＬＳＩやＨＤＬ　Ｃ用Ｌ８
Ｉがあり、送受信用のトランシーバ−と伝送フロー制御
な行うマイクロコンピュータと組み合せて簡単に伝送ス
テーションを構成することができるが、これらのＬＳＩ
には伝送路制御のための機能を有していないという問題
がある。

〔発明の目的〕

本発明は上記事由に鑑みてなされたもので、その目的は
バス形伝送路に結合された複数のデータ伝送装置のそれ
ぞれがデータ交換できるデータ伝送システムにおいて、
市販の伝送制御用ＬＳＩを用いると共に伝送路制御用付
加回路を設け、従来のトークンバス方式より伝送効率が
良く、しかもリアルタイム性を有し、伝送装置へ付加す
る場合もマイクロコンピュータ側のンフトウエ゛アに影
響な毒えることなく容易に付加することができるように
したデータ伝送装置を提供することにある。

〔発明の概要〕

本発明は上記目的を達成するために、バス形伝送路を介
して複数の伝送装置が相互に伝送を行うデータ伝送装置
において、Ｃ８ＭＡ／ＣＤまたは１（ＤＬＣ伝送制御用
Ｌ８Ｉと送受信回路との間に伝送路制御用付加回路を設
け、この伝送路制御用付加回路には親局としてパケット
の送信タイミングを指示するフレームヘッダと、送信す
べきデータの無いときそのことを示すダミーパケットと
、所定の時間以上バス上に伝送信号が無いときそのこと
を親局として代りに示す代理パケットの３種の伝送路制
御用パケットの送出手段を設け、前記フレームヘッダ、
ダ之−パケット、代理パケットはＣ８ＭＡ／ＣＤまたは
ＨＤＬＣ方式によるデータパケットのヘッディングフォ
ーマットとは異なるパターンのパケットフォーマットと
し、前記３２１の伝送路制御用パケットの受信判別を行
う伝送路制御パケット判別手段と、前記フレームヘッダ
を受信後所定の数のパケットを受信したとき送信を開始
する伝送路使用権決定手段と、伝送路制御のための各種
定数を設定する設定スイッチと、前記設定スイッチの設
定値を保持するレジスタと、前記設定スイッチの設定値
を前記レジスタに読込む初期設定回路を設は伝送効率が
良くマイクロコンピュータ側のソフトウェアに影響を与
えることなく容易に付加できるようにしたデータ伝送装
置である。

〔発明の実施例〕

本発明のデータ伝送装置による実施例を第４図に示す。

第４図において、１はバス形の伝送路、６は送受信回路
（ＴＲ）、８はメモリ（Ｍ）、９は中央演算制御装置（
ＣＰＵ）　、１０は制御信号バス、１１は周辺機器その
他の入出力回路（Ｉｌｏ）　、　３８は伝送制御用付加
回路、７６は伝送制御用ＬＳＩを示している。

第５図は伝送制御用付加回路３８の詳細なブロック構成
図で後述する３種の伝送制御用パケット（フレームヘッ
ダ（ＦＨ）　、ダミーパケット（Ｄｒ）、代理バケツ）
（ＲＰ））を送出する機能とこれらのパケットを受信し
たときそれぞれを判別して所、定の制御（後述）を行う
。

第６図は本発明のデータ伝送装置の動作を説明するため
のタイムチャートで、４台の伝送ステーション＃１〜＃
４で伝送システムを構成し、＃１ステーションを親局と
した例である。

先ｆ、親局（＃ｘステーション）がフレームへラダ（Ｆ
Ｈ）　２１をバス形の伝送路（以下単にバスと記す）１
に送出する。これを受信した他の伝送ステーション＃２
〜＃４は予じめ定められたステーション順序で自局の送
信すべきデータをデータパケット（ＤＴ）として１いも
する式“にバス１に送出する。送信すべきデータがない
ときはダミーパケラ）　（ＤＰ）を送出する。第槃図は
＃１．＃２゜＃３．＃４のステーション順に送信順序を
定めた場合で、初めの伝送サイクルでは＄１．９４のス
テーションがＤＰ２２を、＃２．　＄３のステーション
がＤＴ２３　、２４を送出した例を示している。すべて
の伝送ステーションが送信を一巡すると親局は再びフレ
ームヘッダ（ＰＨ）２１を送出して次の伝送サイクルを
開始する。このようにしてすべての伝送ステーションは
一定の時間内に自局のデータを送出することかできる。

任意の伝送ステーションが何等かの理由により送信不能
になったとき、親局は一定時間パケットが送出されない
ことを検知して代理バケツ）（ＲＰ）を送出し伝送シス
テムが停止しないようにする。

データバケツ）　（ＤＴ）のフォーマットの一例を第７
図に示す。同図において７０は同期をとるためのヘッデ
ィング（Ｈ）　、　７１は相手先アドレス（ＤＡ）、７
２は送信元アドレス（８人）、７３はタイプフィールド
（ＴＹＰ）またはコマンド（ＣＭＤ）　、７４はデータ
（ＤＡＴＡ）　、　７５はフレームチェックシーケンス
（Ｆｅ２）でありこれらで１つのデータパケット（ＤＴ
）を形成する。このデータバケツ）　（ＤＴ）はＣ８Ｍ
Ａ／ＣＤ方式またはＨＤＬＣ方式の通信規約に適合する
。

ヘッディング（Ｈ）　７０はＣ８ＭＡ／ＣＤ方式では０
１０１・・・と′１“と′０“が交互にくり返され最後
に・・１０１１と′１“が２つ続いて終り６４ピツ）Ｂ
内で構成される。また、ＨＤＬｅ方式では８ビツトのフ
ラグ′７Ｂ″が用いられる。

３種の伝送制御用バケツＦは上記ヘッディング（Ｈ）　
７０のパターンフオーマツート以外の条件を持ったフォ
ーマットにより定義する。たとえば伝送制御用パケット
を１６ビツトで構成したときフレームヘッダ（ＦＨ）・
・、、、、３Ｆ・ＣＯダミーパケット（Ｄｒ）・・・・
・・３ＦＦＣ代理バケツ）　（ＲＰ）・・・・・・３Ｆ
ＦＣのように定め、このパケットを受信したとき伝送制
御用ＬＳＩ　７６に対しては無意味なデータとなるよう
にする。これにより、各伝送制御用Ｌ８Ｉ７６はデータ
バケツ）　（ＤＴ）を受信した時のみ信号７０を出力し
てＣＰＵ９に割込み入力し相互に一対一でデータ伝送を
行うのと同じように送受信することが可能となり、伝送
制御用付加回路部は伝送制御パケットにより効率的に伝
送路の制御を行う。

以下、第４図と第５図を用いて更に詳しく説明する。実
施例ではＣＰＵ９にインテル社製の８０１８６を、伝送
制御用ＬＳＩ　７６に同社製の８２５８６を使用してお
り、送信するデータがメモリ（Ｍ）８上にあるときには
制御信号バス１０を介して伝送制御用ＬＳＩ７６の図示
しないＣＡ倍信号セットして知らせる。これによりＬＳ
Ｉ７６はメモ９　（Ｍ）　８上のデータをとり込み送信
要求信号（ＲＴ８）３５をアクティブ（付勢）にして送
信データができたことを伝送路制御付加回路３８に知ら
せて待期する。

なお、図中、英文字信号各上にノ＜−Ｕ−）がある信号
は負論理を示し、アクティブ（付勢）時はｋＯ“であり
、バーのない信号は正論理を示し、アクティブ時に′１
“であることを示す。

一方、バス１を介して他局から送信されたごリアルデー
タは送受信回路（ＴＲ）　６により受信され伝送路制御
付加回路３８の受信信号（ＲＣＹ）　３６として入力さ
れる。この受信信号はデコーダ（ＤＥＣ）４０によりＮ
ＲＺ信号に戻すと共に受信クロック（ＲＸＣ）３０と受
信データ（ＲＸＤ）３１に分離して抽出され伝送制御用
ＬＳＩ　７６に入力される。受信データ（ＲＸＤ）３１
はフレームヘッダ検出回路（ＦＨＤ　）４３へも入力さ
れ、フレームヘッダであると判定したときリセット信号
５８を出力してスロットカウンタ（８ＬＣ）４５をリセ
ットする。Ｆ）ＩＤ４３は内部にシフトレジスタを有し
このシフトレジスタに受信データ（ＲＸＤ）３１を取込
んで定められた％　Ｏ／／　、　＊　１“のビットの組
合せ（前記１６ビツトの例では３ＦＣＯ）であるかを判
断してフレームヘッダ（ＦＨ）を検知する。

ギヤリア検知回路（Ｃ８）４１は受信信号（ＲＣＶ　）
３６の有無を検知するものでＲＣＶ３６が有るときキャ
リア検出信号５７を出力する。このキャリア検出信号５
７はタイマー（ＴＤ）　４４に入力されその出力信号５
９はキャリア検出信号５７がなくなってから一定時間後
になくなるオフディレィ信号で８ＬＣ４５はこの信号５
９がアクティブからノンアクティブに変化したときイン
クリメントされる。すなわち、ＢＬＣ４５はフレームヘ
ッダを検出したときリセットされフレームヘッダがなく
なって一定時間経過したときインクリメントされて′１
“になり、その抜去パケットの受信完了時から一定時間
経過後にインクリメントされる。

８ＬＣ４５の計数値６０は一致検出回路（ＣＯＩＮ）４
６に入力されステーション番号設定レジスタ４８で設定
されたステーション番号信号６１と比較される。

今、仮りにステーション番号信号６１を１１“と定める
と、第６図に示したＰＨ２１の終了時点から一定時間後
に８ＬＣは′１“どなるのでこのときＣ０ＩＮ４６は一
致検出信号６３を出力する。送信制御回路５６はこの信
号６３がアクティブになったとキＬＳＩ７６から入力さ
れた送信要求信号（ＲＴＳ）３５がアクティブになって
いると送信許可信号（ＣＴａ）３４をアクティブにして
Ｌ８Ｉ７６に送信を許可する。また、この送信許可信号
（ＣＴａ）３４は送信データ制御回路５５へも同時に入
力されこれにより図示していないクロック発生回路から
のクロック信号を分周して送信クロック（ＴＸＣ）３２
を出力しＬＳＩ７５へ供給する。伝送制御用ＬＳＩ７６
はメモリ（Ｍ）　８から取込んだデータを送信クロック
（ＴＸＣ）３２に同期した送信データ（ＴＸＤ　）　３
３として出力する。送信データ制御回路５５はこの送信
データ（ＴＸＤ）３３を受けエンコーダー（ＥＮＣ）４
２への入力、信号６７を出力しＥＮＣ４２は送信データ
（ＴＸＤ）３３をマンチェスタコードに変換して送信信
号（ＴＲＭ）３７として出力し、送受信回路（ＴＲ）６
を介して増幅された信号を前述のデータパケツ）　ＤＴ
としてバス１へ送出する。

一致検出信号６３がアクティブになったとき送信要求信
号（ＲＴＳ）３５がノンアクティブであれば送信制御回
路５６はダミーパケット送出回路（ＤＭ８）５４に対し
てダミーパケット送出要求信号６８を出力しＤＭＳ　５
４からはＥＮＣ４２、ＴＲ６を介してバスｌに前述のダ
ミーバケツ）　（ＤＰ）が送出される。

８ＬＣ４５の計数値６０は別の一致検出回路４７へも入
力されステーション最大番号設定レジスタ■工４９で設
定された設定値６２と比較される。この設定値６２は親
局として指定するステーションのＷＲＩ４９”に設定さ
れ全ステーション数＋１に設定される。

第６図の実施例ではステーション＃１の（ＷＲＩ）４９
が１５“に設定され、最終ステーション（第６図ではス
テーション＃４）の送信データの受信を終了後、一定時
間後に計数値６０は１５“となるので親局のＣ０ＩＮ４
７は一致検出信号６４が出力される。この信号６４によ
り親局（ステーション＃１）はフレームヘッダ送出回路
（ＰＨ８）５２を起動させ、ＨＮＣ４２、ＴＲ６を介し
てバス１に前述のフレームヘッダ（ＦＨ）を送出し、す
べてのステーションの８１ＬＣヲ′０“にリセットする
。

キャリア検知回路（Ｃ８）４１のキャリア検出信号５７
は代理パケット送出タイマ（ＲＰＴ）５１へも入力され
、一定時間キャリア検出信号５７が検出されないとき代
理パケット送出要求信号６６を出力して代理パケット送
出回路５３を起動させ、ＥＮＣ４２，ＴＲ６を介してバ
ス１に前述の代理バケツ）　（ＲＰ）を送出する。この
機能により任意のステーションが故障または何等かの理
由で送信ができないとき、そのステーションに代って親
局が代理パケットを送信するので残りの健全ステーショ
ンのみでデータ伝送を行うことができる。

また、フレームヘッダ検出回路（ＦＨＤ）４３のフレー
ムヘッダ検出信号５８はフレームヘッダ喪失タイマー（
ＦＨＬＴ　）５０へも入力され、フレームヘッダーが一
定時間内に受信されないときＦＨＬＴ５０はフレームヘ
ッダ送信要求信号６５を出力してフレームヘッダ送出回
路（ＰＨ１９）５２を起動させフレームヘッダを送出す
る。ＦＨＬＴ５０が監視する一定時間Ｔｄはステーショ
ンによって少しづつ異る様にＴｄ＝ａ−１−ｂ、ｎ（但
し、ｎはステーション番号、ａ、ｂは定数）に設定する
。この機能により親局が故障してフレームヘッダが送信
できないとき、最も若イ番号のステーションが親局に代
って自動的にフレームヘッダを送信し、最も若い番号の
ステーションも故障のときは順次、次に若い番号のステ
ーションが代って自動的にフレームヘッダを送信する。

９３はフレームヘッダ（ＰＨ）送信外部同期回路（ＰＨ
８ＹＮ）でフレームヘッダ送出外部同期指令１５により
フレームヘッダ送出要求を行いＰＨ８５２からフレーム
ヘッダを送出する。これにより全伝送システムのデータ
パケットの送信周期を特別の信号に同期させ一定周期で
伝送することができる。

８３ハモニタ動作指定レジスタ（ＷＢ２）でモニタしよ
うとするステーションの番号をセットし８ＬＣ４５の計
数値６０がこの値になると一致検出回路８８からモニタ
動作指令が出力される。８７はモニタ制御回路でＣＰＵ
モードとＡＵＴＯモードの２つの動作モードを有し、Ｃ
ＰＵモードのとき上記モニタ動作指令によりそニタデー
タをステータス読出レジスタ（ＲＲＩ）８６にセットし
てそニタ動作完了後ＩＮＴ２信号７１を出力しＣＰＵ９
に割込をかける。また、ＡＵＴＯモードのときモニタ制
御回路８７はモニタデータを出力バッファ９４を介して
そのま＼データ信号１２に出力する。親局の発するフレ
ームヘッダは、常に予測可能な周期で全ステーションで
受信検出される。従って、一定時間以上、フレームへラ
ダーが受信検出されない場合、親局機能異常や、伝送路
異常が発生した事になり、伝送路制御用付加回路ないし
は伝送装置全体として異常復旧手段が必要となる。この
場合の正常時における最長フレームヘッダー監視周期１
０６が監視タイマー設定レジスタ（ＷＲ５）　８５によ
り設定される。また、各ステーションでは、１回に伝送
できるデータパケットの長さは、有限であり、送信動作
が、定時間以上続いている場合は、送信制御回路の異常
が発生した事に相当する。送信時間が、一定時間以上に
なった場合、伝送路制御用付加回路で送信を強制的に終
了し、次のステーションへ送信の順番を渡し伝送路が渋
滞するのを避ける必要がある。

この場合の正常時における最長送信時間１０７も監視タ
イマー設定レジスタ（ＷＲ５’Ｉ　８５に設定される。

又、共通伝送路がバス形の為、バスの片端に位置するス
テーションが送信した場合、相対する片端に位置するス
テーションへ信号が伝播するまで、バス長に応じて決め
られた伝播時間が必要であり、略５μｓ／ｋｍ程度かか
る。

従って、片端に位置するステーションに接して位置する
ステーションが、送信を開始するのに、１つ前のステー
ションからのパケット受信終了を検出して直ちに送信す
ると、相対する片端及近くに位置するステーションでは
、２つのパケットを明確に分離し受信検出が出来無くな
る。即ち、ステーションは、バス長に応じて定まる伝播
遅延時間に対応して、パケット送信の為のスペース時間
を設ける必要がある。この値を設定するのが伝送制御定
数設定レジスタ（ＷＲ４）　８４である。

以上、述べた様に、伝送路制御の為に必要な設定を伝送
路制御用付加回路３８に与える必要があり、本発明では
、付加回路の外部に設けたスイッチの設定状態を自動的
に読み込み内部の対応するレジスタヘセットするＲＥＳ
ＥＴ初期設定回路１７を設けている。

外部に設けるスイッチが、第４図の１００Ａ、　１００
Ｂ。

１００Ｃ、１００Ｄであり、各スイッチの状態を読み込
みセットするレジスタが、各々、第５図の（ＷＲＩ）４
９゜（ＷＲ２”１４８．　（ＷＲ４）８４．　（ＷＲ５
）８５である。ＷＲＩ。

ＷＲ２、ＷＲ４、ＷＲ５への設定値は、伝送装置が動作
中の場合、不変であり、唯−設定動作が行はれればよい
。第８図は、各スイッチ１００Ａ、　１００Ｂ、　１０
０Ｃ。

１００Ｄの設定値を、伝送路制御用付加回路３８へ読み
込む時のタイミングを示す。ＲＥ８ＥＴ１Ｂは、伝送装
置の電源ＯＮ時、又はＣＰＵ９が５．イニシャライズ指
令を出力する時、アクティブとなる。ＲＲ８ＥＴ１８が
アクティブとなると、各セレクト信号８ＥＬ１　。

８）ｉＬ２　、８ＥＬ３　、８ＥＬ４と各ストローブ信
号８Ｔ１　。

８Ｔ２　、　ＳＴ３　、８Ｔ４が第８図のタイミングに
従って発生し、各スイッチ１００Ａ、　１００Ｂ　、　
１００Ｃ、１００Ｄの内容をデータ入力端子（Ｄ、〜Ｄ
、）１２を経由して、対応するレジスタＷＲＩ　、　Ｗ
Ｒ２、ＷＲ４、ＷＲ５へ取込む。

スイッチ状態を読み込んでいる間は、ＭＯＮ（ｉ号１４
が、Ｈｉｇｈレベルとなり読み込み動作中である事を示
している。

〔発明の効果〕

本発明のデータ伝送、装置によればトークンパス方式よ
り伝送効率の良い実時間応用の可能なバス形伝送路のデ
ータ伝送装置を市販の０８ＭＡ／　ＣＤ用Ｌ８Ｉまたは
ＨＤＬＣ用ＬＳＩ等のデータリンク制御用ＬＳＩを用い
て容易に実現することが可能となり。

伝送制御に必要な設定値はスイッチの状態を自動的に読
込んで制御するのでマイクロコンピュータ側のソフトウ
ェアに影響を与えることなく伝送路制御のための回路を
付加することが可能となり容易に実現できるようにした
データ伝送装置である。

【図面の簡単な説明】

第１図はバス形伝送路によるデータ伝送システムの一般
的な構成図、第２図は従来のデータ伝送装置の構成図、
第３図は従来のトークンパス方式によるデータ伝送装置
の動作を説明するためのタイムチャート、第４図は本発
明のデータ伝送装置による実施例の構成図、第５図は伝
送路制御用付加回路３８の詳細ブロック構成図、第６図
、第８図は本発明の詳細な説明するためのタイムチャー
ト、第７図はデータバケツ）　（ＤＴ）の構成図である
。１・・・バス形伝送路　２〜５・・・伝送ステーション
６・・・送受信器　８・・メモリ回路（Ｍ）９・・・中
央演算制御装置（ＣＰＵ）　１１・・・入出力回路１７
・・・ＲＢＳＢＴ初期設定回路３８・・・伝送路制御用付加回路７６・・伝送制御用Ｌ
８Ｉ４８・・・ステーション番号設定レジスタ（ＷＲ２
）４９・・・ステーション最大番号設定レジスタ（ＷＲ
Ｉ）８４　伝送制御定数設定レジスタ（ＷＲ４）８５・
・・監視タイマー設定レジスタ（ＷＲ５）１００Ａ〜１
００Ｄ・・・設定スイッチ（７３１７）代理人　弁理士
　則　近　憲　佑　（ほか１名）第１図第２図＃４．ｐ〜／６第４図１゜第６図第７図第８図 δＴ４　塚ｏ４

Claims

【特許請求の範囲】

バス形伝送路を介して複数の伝送装置が相互に伝送を行
うデータ伝送装置において、ＣＯＭＡ／ＣＤまたはＨＤ
ＬＣ伝送制御用ＬＳＩと送受信回路との間に伝送路制御
用付加回路を設け、この伝送路制御用付加回路には親局
としてパケットの送信タイミングを指示するフレームヘ
ッダと、送信すべきデータの無いときそのことを示すダ
ミーパケットと、所定の時間以上バス上に伝送信号が無
いときそのことを親局として代りに示す代理パケットの
３種の伝送路制御用パケットの送出手段を設け、前記フ
レームヘッダ、ダミーパケット、代理パケットはＣ８Ｍ
Ａ／ＣＤまたはＨＤＬＣ方式によるデータパケットのヘ
ッディングフォーマットとは異なるパターンのパケット
フォーマットとし、前記３種の伝送路制御用パケットの
受信判別を行う伝送路制御パケット判別手段と、前記フ
レームヘッダを受信後所定の数のパケットを受信したと
き送信を開始する伝送路使用権決定手段と、伝送路制御
のための各種定数を設定する設定スイッチと、前記設定
スイッチの設定値を保持するレジスタと、前記設定スイ
ッチの設定値を前記レジスタに読込む初期設定回路を設
けたことを特徴とするデータ伝送装置。