JPH047620B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータ伝送装置に係り、特に一本のデ
ータ伝送路で結合された複数のデータ伝送装置の
それぞれがリアルタイムでデータ交換できるデー
タ伝送装置に関する。

〔発明の技術的背景とその問題点〕

一本のデータ伝送路（バス）に多数の伝送ステ
ーシヨンを結合するデータ伝送システムでは伝送
ステーシヨンの付加が容易であり、また、伝送ス
テーシヨンの故障が全体の伝送システムへ波及し
ない特徴がある。このために比較的近距離のデー
タ伝送システムとして一般に広く使用されてい
る。

この種の伝送ステーシヨンに使用されるデータ
伝送装置の伝送路使用権の制御の方法として種々
の方式が考えられているが代表的なものとして次
の２種類がある。

(1) CSMA／CD方式 (2) トークンパス方式 CSMA／CDはCaria Sensa Multi Acces／
Collision Detectの略称で米国DEC社，INTEL
社，XEROX社のイーサーネツトに代表され各ス
テーシヨンが自由にバスを使う方法であるが伝送
データが少ないうちは各ステーシヨンの伝送要求
の衝突がなく、効率もよいが伝送要求が重なると
衝突がおこり、途端に待ち時間が多くなる欠点が
あることが知られている。リアルタイムが要求さ
れる伝送ステーシヨンでは確実にある一定時間内
に任意のステーシヨンの伝送要求が処理されるこ
とが必要でありこの方式はリアルタイムが要求さ
れるデータ伝送装置には適さない。また、上記欠
点を補つたCSMA／CD方式の変形例が種々提案
されているが限界があり、結局、リアルタイムの
要求されないOA（オフイスオートメーシヨン）
のような用途に多く使用されている。

一方、トークンパス方式は米国データポイント
社のアークネツトに代表され各伝送ステーシヨン
に順次バトンを渡すように伝送を許可するトーク
ンパケツトを伝送する方式である。各伝送ステー
シヨンは、トークンパケツトを受信すると伝送路
使用権を得、伝送データがあれば、任意のステー
シヨンへデータ伝送を行ないそれが完了すれば、
次の伝送ステーシヨンへトークンパケツトを送信
して引き渡しする。この方式では各伝送ステーシ
ヨンでの最大データ伝送量を規定しておけば一定
時間内に伝送サービスをうけられることになるの
でリアルタイム性がある。

しかし本方式は、トークンパケツトを次々に渡
すため、伝送の効率が良くないとともに伝送要求
がない時でもトークンパケツトを受信し、更に送
信するため伝送を制御するマイクロコンピユータ
は、常にこれらの処理を行なう必要があり、いわ
ゆるオーバーヘツドが多くなる欠点がある。

以下、トークンパス方式について図を用いて詳
しく説明する。第１図は、バス１に各ステーシヨ
ン（＃１〜＃４）２，３，４，５がつながつてい
る状態を示す。ステーシヨン又は局はここでは伝
送装置を示すものとする。

第２図はトークンパス方式による伝送装置の機
成図である。同図に於て、バス１に接続された送
受信回路（TR）６はバス１上のシリアル信号を
受信してロジツクレベルに変換したり、ロジツク
レベルの信号を増幅してシリアル信号としてバス
１上に送出したりする。エンコーダデコーダ
（ED）６Ａは通常のデイジタルデータをクロツク
成分を含んだデイジタルデータのマンチエスタコ
ードに変換したロジツクレベルの信号としてTR
６に入力したり、逆にTR６から入力されたマン
チエスタコードのロジツクレベルの信号を通常の
デイジタル信号に変換したりする。送受信制御回
路７はHDLC（High level Date Linck Control）
用LSIでありHDLCに従つて送受信データの制御
を行いCPU９への割込みの発生，メモリ（Ｍ）
８へのDMA（Direct Memory Acces）等を行
う。その他必要に応じてＩ／Ｏ１１が設けられ、
これ等が制御信号バス１０により結合されて構成
されている。

第３図は上述のようなステーシヨンが４台で伝
送システムが構成されたときの各ステーシヨン
＃１〜＃４が送出するシリアル信号の一例を示し
たタイムチヤートである。ステーシヨン＃１の始
めの信号は伝送するデータがなくトークンパス信
号（TP）１３のみをバス上に送出している。こ
のTP１３はステーシヨン＃２を指定しており、
ステーシヨン＃２がこのTP１３を受信すると
HDLC用LS１７は割込みを発生し、CPU９がこ
れを受付けてトークンパス信号であることを判断
し自局の伝送路使用権を得る。そして送信すべき
データをHDLC用LSI７を径由してデータパケツ
ト１８としてバス上に送出し、その後にステーシ
ヨン＃３を指定したTR１４を送出する。以下、
同様にしてステーシヨン＃３，＃４へ順次伝送路
使用権を移しステーシヨン＃１に送信権が戻され
る。第３図はステーシヨン＃４でも送信するデー
タがないのでトークンパス信号１６のみを送出し
ている。この様に伝送すべきデータがない時でも
リアルタイム性を確保するために次のステーシヨ
ンを指定したトークンパス信号を送出する必要が
ある。この処理は現在の高性能１６ビツトマイク
ロプロセツサ（例えばインテル社製8086）でも50
〜100μsの処理時間を必要とし、パス上の信号は
データのない無駄な時間が多く発生すると共にマ
イクロプロセツサもオーバーヘツドが大きくなる
という問題を有する。

〔発明の目的〕

本発明は上記事由に鑑みてなされたもので、そ
の目的は一本のデータ伝送路で結合された複数の
データ伝送装置のそれぞれがデータ交換できるバ
ス形伝送路のデータ伝送装置に於て、市販の伝送
制御用LSIを用いると共に伝送路制御用付加回路
を新に設け従来のトークンパス方式より伝送効率
がよく、しかもリアルタイム性を有し、マイクロ
プロセツサ（CPU）には伝送データのあるとき
のみ割込みが発生する様にしてオーバーヘツドを
小さくし、また、任意のデータ伝送装置が故障し
たとき残りのデータ伝送装置間で継続して運転で
きる信頼性の高いデータ伝送装置を安価に提供す
ることにある。

〔発明の概要〕

本発明は上記目的を達成するために１本のデー
タ伝送路を介して複数のデータ伝送装置が結合さ
れ、予め定められた順序で自局のデータを他局へ
順次送信して互いにデータの交換を行うデータ伝
送装置において、送受信回路と伝送制御用LSIの
間に伝送制御用付加回路を設け、この伝送制御用
付加回路にはキヤリア検出手段と、フレームヘツ
ダ、ダミーパケツト、代理パケツトの３種のパケ
ツトの伝送制御用パケツト送出手段と、フレーム
ヘツダ検出手段と、前記フレームヘツダ検出手段
と前記キヤリア検出手段からの信号により自局の
送信時期を検知する送信ステーシヨン判定手段
と、前記送信ステーシヨン判定手段から送信要求
が有り前記伝送制御用LSIから送信要求のないと
き前記ダミーパケツトの送出を前記伝送制御用パ
ケツト送出手段へ要求する送信制御回路と前記フ
レームヘツダ検出手段から一定時間内に前記フレ
ームヘツダが検知されないとき前記フレームヘツ
ダの送出を前記伝送制御用パケツト送出手段に要
求するフレームヘツダ喪失タイマーと、前記キヤ
リア検出手段から一定時間内にキヤリアが検知さ
れないとき前記代理パケツトの送出を前記伝送制
御用パケツト送出手段に要求する代理パケツト送
出タイマーを設け従来のトークンパス方式より伝
送効率がよくしかもリアルタイム性を有し、
CPUのオーバーヘツドを少なくし信頼性の向上
したデータ伝送装置である。

〔発明の実施例〕

第４図は本発明のデータ伝送装置による一実施
例の構成図である。同図に於て、１はデータ伝送
路（バス）、６は送受信回路（TR）、８はメモリ
（Ｍ）、９は中央演算制御装置（CPU）、１０は制
御信号バス、１１は周辺機器その他の入出力イン
ターフエース（Ｉ／Ｏ）、３８は本発明の特徴で
ある伝送制御用付加回路、７６は伝送制御用LSI
である。本実施例ではCPU９としてインテル社
製8086、伝送制御用LSI７６として同社製82586
を用いた場合を示す。

伝送制御用LS１７６と伝送制御用付加回路３
８では第２図のED６Ａ及び送受信制御回路７の
機能を有し、その他に本発明特有の機能を有す
る。すなわち伝送制御用付加回路３８には後述す
るフレームヘツダ（FH）、ダミーパケツト
（DP）、代理パケツト（RP）の信号を送出する機
能と、これ等の信号を受信したときそれぞれを判
断する機能を有している。

第５図は本発明のデータ伝送装置の動作を説明
するためのタイムチヤートで４台の伝送ステーシ
ヨン（＃１〜＃４）で伝送システムを構成し、ス
テーシヨン＃１を親局とした例である。

各伝送ステーシヨンのデータ伝送装置には自局
の送信時期を判断するための後述するスロツトカ
ウンタ（SLC）が設けられており、第５図中の
SLCはその計数値を示している。

先ず親局、ステーシヨン＃１がFH２１をバス
１に送出すると、これを受信した他のステーシヨ
ン＃２〜＃４はそれぞれのSLCを“０”にリセツ
トし、FH２１の終了時点でインクリメントして
“１”にする。以下、各ステーシヨンは予じめ定
められた順序で送信すべきデータがあるときはデ
ータパケツトDT、送信すべきデータがないとき
はダミーパケツトDPを送出する、第５図は＃１，
＃２，＃３，＃４の順に送信順序を定めた例で、
ステーシヨン＃１は送信すべきデータがないので
FH２１の次にDP２２を送出している。DP２２
を受信した他のステーシヨン＃２〜＃４は受信完
了時点にそれぞれのSLCを１つインクリメントし
て“２”とする。これによりステーシヨン＃２は
次が自局の送信順番であることを判断し自局のデ
ータをDT２３として送出する。以下、同様にし
てステーシヨン＃３、＃４はDT２４，DP２５
を送出し、SLCの計数値は“５”となる。これに
よりステーシヨン＃１は現在受信したDP２５が
最終ステーシヨンであることを判断し受信を終了
すると再びFH２１Ａを送信してすべてのSLCを
“０”にリセツトし次の周期の伝送に移る。次の
周期ではステーシヨン＃１は送信するデータを有
しDT２２Ａを送信している。

第６図はデータパケツト（DT）の一実施例図
である。DTはそのフレームの先頭にフラグ
（Ｆ）７０Ａ、を配置しその後にHDLCのフオー
マツトに従つて相手先アドレス（DA）７１、送
信元アドレス（SA）７２、コマンド（Ｃ）７３、
データ（DATA）７４、フレームチエツクシー
ケンス（FCS）７５と続き最後にフラグ（Ｆ）７
０Ｂを送出して１フレームのデータパケツトを形
成した謂ゆるHDLCのデータである。

第７図ａは前述フラグ（Ｆ）７０Ａ，７０Ｂの
ビツト構成を示したものである。

HDLCのデータパケツト（DT）はこのフラグ
（01111110）で前後を囲むと共に、パケツト内で
はフラグと同じく１が６個並ぶデータがない様に
「０（ゼロ）挿入」が行なわれ、受信時に０が削除
される。つまり、フラグ以外は１の連続は最大５
個となる様に制御されている。

第７図ｂ，ｃ，ｄに示したフレームヘツダ
（FH）、ダミーパケツト（DP）、代理パケツト
（RP）は本発明で新に定義した伝送制御用信号の
ビツト構成を示したものである。これらの信号は
前記データパケツト（DT）のビツト条件と異な
る条件を持つた伝送制御用パケツトとして伝送制
御用付加回路３８で生成される。これらの伝送制
御用パケツトは16ビツトで講成され１が７個以上
連続し、それぞれを判別できる別種のコードで定
義する。第７図では連続した１の数がFHでは８
個、DPでは10個、RPでは12個と定めた例を示し
ている。

FHは親局となつたステーシヨンが伝送周期の
最初に送信して各ステーシヨンのSLCを０にリセ
ツトする信号で第５図中のFH２１，２１Ａの様
に用いる。DPは送出すべきデータがないときに
各ステーシヨンのSLCをインクリメントするため
に送出する信号で第５図中のDP２２，２５の様
に用いる。RPは任意のステーシヨンが故障また
は、何等かの理由でパケツトが送出されないとき
に、親局となつたステーシヨンが一定時間の間パ
ケツトが送出されないことを検知して代りに送信
する代理パケツトである。

第８図は、上記伝送制御用パケツトによる制御
を実行する伝送制御用付加回路３８の詳細ブロツ
ク図である。

以下、第４図と第８図を用いて更に詳しく説明
する。CPU９は実施例ではインテル社製の80186
を使用しており、送信するデータがメモリ（Ｍ）
８上にあるときには制御信号パス１０を介して伝
送制御用LSI７６の図示しないCA信号をセツト
して知らせる。これによりLSI７６はメモリ
（Ｍ）８上のデータをとり込み送信要求信号
（）３５をアクテイブ（付勢）にして送信デ
ータができたことを伝送制御用付加回路３８に知
らせて待期する。

なお、図中、英文字信号各上にバー（−）があ
る信号は負論理を示し、アクテイブ（付勢）時は
“０”であり、バーのない信号は正論理を示し、
アクテイブ時に“１”である。

一方、バス１を介して他局から送信されたマン
チエスタコードのシリアルデータは送受信回路
（TR）６により受信され伝送制御付加回路３８
の受信信号（RCV）３６として入力される。こ
の受信信号はデコーダ（DEC）４０によりNRZ
信号に戻すと共に受信クロツク（）３０と
受信データ（RXD）３１に分離して抽出され伝
送制御用LSI７６に入力される。受信データ
（RXD）３１はフレームヘツダ検出回路（FHD）
４３へも入力され、フレームヘツダであると判定
したときリセツト信号５８を出力してスロツトカ
ウンタ（SLC）４５をリセツトする。FHD４３
は内部にシフトレジスタを有しこのシフトレジス
タに受信データ（RXD）３１を取込んで定めら
れた“０”，“１”のビツトの組合せであるかを判
断してフレームヘツダを検知する。

キヤリア検知回路（CS）４１は受信信号
（RCV）３６の有無を検知するものでRCV３６
が有るときキヤリア検出信号５７を出力する。こ
のキヤリア検出信号５７はタイマー（TD）４４
に入力されその出力信号５９はキヤリア検出信号
５７がなくなつてから一定時間後になくなるオフ
デイレイ信号でSLC４５はこの信号５９がアクテ
イブからノンアクテイブに変化したときインクリ
メントされる。すなわち、SLC４５はフレームヘ
ツダを検出したときリセツトされフレームヘツダ
がなくなるときインクリメントされて“１”にな
り、その後各パケツトの受信完了時にインクリメ
ントされる。

SLC４５の計数値６０は一致検出回路
（COIN）４６に入力されステーシヨン番号設定
回路（STNO）４８で設定されたステーシヨン
番号信号６１と比較される。今、仮りにステーシ
ヨン番号信号６１を“１”と定めると、第５図に
示した様にFH２１の終了時点から一定時間後に
SLCは“１”となるのでこのときCOIN４６は一
致検出信号６３を出力する。送信制御回路５６は
この信号６３がアクテイブなつたときLSI７６か
ら入力された送信要求信号（）３５がアク
テイブになつていると送信許可信号（）３
４をアクテイブにしてLSI７６に送信を許可す
る。また、この送信許可信号（）３４は送
信データ制御回路５５へも同時に入力されこれに
より図示していないクロツク発生回路からのクロ
ツク信号を分周して送信クロツク（）３２
を出力しLSI７６へ供給する。伝送制御用LSI７
６はメモリ（Ｍ）８から取込んだデータを送信ク
ロツク（）３２に同期した送信データ
（TXD）３３として出力する。送信データ制御回
路５５はこの送信データ（TXD）３３を受けエ
ンコーダー（ENC）４２への入力信号６７を出
力しENC４２は送信データ（TXD）３３をマン
チエスタコードに変換して送信信号（TRM）３
７として出力し、送受信回路（TR）６を介して
増幅された信号３７を前述のデータパケツトDT
としてバス１へ送出し他のステーシヨンに伝送す
る。

一致検出信号６３がアクテイブになつたとき送
信要求信号（RTS）３５がノンアクテイブであ
れば送信制御回路５６はダミーパケツト送出回路
（DMS）５４に対してダミーパケツト送出要求信
号６８を出力しDMS５４からはENC４２，TR
６を介してバス１に前述のダミーパケツトDPが
送出される。

SLC４５の計数値６０は別の一致検出回路４７
へも入力されステーシヨン最大番号設定回路
（MAXNO）４９で設定された設定値６２と比較
される。この設定値は親局として指定するステー
シヨンのMAXNO４９に設定されステーシヨン
数＋１に設定される。第５図の実施例ではステー
シヨン＃１のMAXNO４９が“５”に設定され、
最終ステーシヨン（第５図ではステーシヨン
＃４）の送信データの受信を終了後、一定時間後
に計数値６０は“５”となるので親局のCOIN４
７は一致検出信号６４が出力される。この信号６
４により親局（ステーシヨン＃１）はフレームヘ
ツダ送出回路（FHS）５２を起動させ、ENC４
２，TR６を介してバス１に前述のフレームヘツ
ダFHを送出し、他のステーシヨンのSLCを
“０”にリセツトする。

キヤリア検知回路（CS）４１のキヤリア検出
信号５７は代理パケツト送出タイマ（RPT）５
１へも入力され、一定時間キヤリア検出信号５７
が検出されないとき代理パケツト送出要求信号６
６を出力して代理パケツト送出回路５３を起動さ
せ、ENC４２，TR６を介してバス１に前述の代
理パケツトRPを送出する。この機能により任意
のステーシヨンが故障または何等かの理由で送信
ができないとき、そのステーシヨンに代つて親局
が代理パケツトを送信するので残りの健全ステー
シヨンのみでデータ伝送を行うことができる。

また、フレームヘツダ検出回路（FHD）４３
のフレームヘツダ検出信号５８はフレームヘツダ
喪失タイマー（FHLT）５０へも入力され、フ
レームヘツダーが一定時間内に受信されないとき
FHLT５０はフレームヘツダ送信要求信号６５
を出力してフレームヘツダ送出回路（FHS）５
２を起動させフレームヘツダを送出する。
FHLT５０が監視する一定時間Tdはステーシヨ
ンによつて少しづつ異る様にTd＝ａ＋b.n（但し、
ｎはステーシヨン番号、ａ，ｂは定数）に設定す
る。この機能により親局が故障してフレームヘツ
ダが送信できないとき、最も若い番号のステーシ
ヨンが親局に代つて自動的にフレームヘツダを送
信し、最も若い番号のステーシヨンも故障のとき
は順次、次に若い番号のステーシヨンが代つて自
動的にフレームヘツダを送信する。

〔発明の他の実施例〕

本発明のデータ伝送装置はデータパケツトDT
として第９図に示すCSMA／CDのデータを用い
ることができる。

このデータパケツトはフレームの先頭にプリア
ンブル（PR）８０を有し、その後にCSMA／CD
のフオーマツトに従つて、相手先アドレス
（DA）８１、送信元アドレス（SA）８２、タイ
プフイールド（TYP）８３、データ（DATA）
８４、フレームチエツクシーケンス（FCS）８５
と続いて１つのパケツトを形成する。

プリアンブル（PR）８０は1010……と“１”
と“０”が交互にくり返され最後に“１”が２つ
続いて終り、通常64ビツト以内で構成される。

前述の伝送制御用パケツトFH，DP，RPはプ
リアンブル（PR）８０より少ないビツト数で構
成されておりプリアンブルのビツト数以内で伝送
制御用パケツトを検知するようにすれば
CSMA／CDのデータを用いても同様に本発明を
実施することができる。

本実施例では伝送制御用LSIとしてインテル社
の82586を用いたが、このLSIはデータの送受信
診断機能、４チヤンネルのDMA機能、バス制御
機能、送受信フレームの自動送受信チエイン機能
など高度の機能を有し、内部的には日経エレクト
ロニクス（No.307）P91〜100に示されている様に
パラレルプロセツサとなつており主にイーサーネ
ツト用として作られているが汎用性も有しており
HDLCにもCSMA／CDにも用いることができ
る。

本発明による伝送制御用付加回路は伝送制御用
LSI（82586）に比べれば回路の複雑さは容易であ
りセミカスタムLSI等により安価に作ることがで
きる。この様な比較的簡単なハードウエアの伝送
制御用付加回路を追加することで伝送制御用LSI
の高度な機能を活かしてＮ対Ｎのステーシヨン間
の自由なデータ伝送が効率的にしかもリアルタイ
ム性を有して実行することができる。

なお、伝送制御用LSIはインテル社製8274、マ
ルチプロトコルシリアルコントローラ等、他の
LSIを使用することもできる。

また、データ伝送路はバス形について説明した
がスター形、木形としてもよく、更に送受信回路
に光電変換器を備え伝送路に光フアイバを用いて
光スターカブラにより各ステーシヨンを結合する
こともできる。

〔発明の効果〕

本発明のデータ伝送装置によれば送信すべきデ
ータのないときCPUに対して割り込処理を行な
うことなくダミーパケツトのみを送出して次局へ
伝送路使用権を委譲するので従来のトークンパス
方式より伝送効率がよくしかもリアルタイム性を
有し、マイクロプロセツサ（CPU）のオーバー
ヘツドを少なくでき、また、任意の伝送ステーシ
ヨンが故障したとき残りの伝送ステーシヨン間で
継続してデータ伝送を行うことができるので信頼
性が向上し伝送制御用の市販のLSIが使用できる
ので高度の伝送機能を有したデータ伝送装置を安
価に提供することができる。

【図面の簡単な説明】

第１図はデータ伝送システムの一般的な構成
図、第２図はトークンパス方式による従来のデー
タ伝送装置の構成図、第３図は従来のトークンパ
ス方式によるデータ伝送装置の動作を説明するた
めのタイムチヤート、第４図は本発明のデータ伝
送装置の一実施例を示す構成図、第５図は本発明
のデータ伝送装置の動作を説明するためのタイム
チヤート、第６図はHDLCのデータパケツトの構
成図、第７図はフラグと本発明で新に設けたフレ
ームヘツダ、ダミーパケツト、代理パケツトのビ
ツト構成図、第８図は第４図中の伝送制御用付加
回路３８の詳細ブロツク構成図、第９図は本発明
の他の実施例によるCSMA／CDのデータパケツ
トの構成図である。 １……データ伝送路（バス）、２〜５……伝送
ステーシヨン、６……送受信器（TR）、６Ａ…
…エンコーダデコーダ、７……送受信回路、８…
…メモリ（Ｍ）、９……中央演算制御装置
（CPU）、１１……入出力インターフエース
（Ｉ／Ｏ）、３８……伝送制御用付加回路、４０…
…デコーダ（DEC）、４１……キヤリア検知回路
（CS）、４２……エンコーダ（ENC）、４３……
フレームヘツダ検出回路（FHD）、４４……タイ
マー（TD）、４５……スロツトカウンタ
（SLC）、４６，４７……一致検出回路、４８……
ステーシヨン番号設定回路（STNO）、４９……
ステーシヨン最大番号設定回路（MAXNO）、５
０……フレームヘツダ喪失タイマー（FHLT）、
５１……代理パケツト送出タイマ（RPT）、５２
……フレームヘツダ送出回路（FHS）、５３……
代理パケツト送出回路（RPS）、５４……ダミー
パケツト送出回路（DMS）、５５……送信データ
制御回路、５６……送信制御回路、７６……伝送
制御用LSI。

Claims (1)

1. 【特許請求の範囲】 １ １本のデータ伝送路を介して複数のデータ伝
   送装置が結合され、予め定められた順序で自局の
   データを他局へ順次送信して互いにデータの交換
   を行うデータ伝送装置において、送受信回路と伝
   送制御用LSIの間に伝送制御用付加回路を設け、
   この伝送制御用付加回路にはキヤリア検出手段
   と、フレームヘツダ，ダミーパケツト、代理パケ
   ツトの３種のパケツトの伝送制御用パケツト送出
   手段と、フレームヘツダ検出手段と、前記フレー
   ムヘツダ検出手段と前記キヤリア検出手段からの
   信号により自局の送信時期を検知する送信ステー
   シヨン判定手段と、前記送信ステーシヨン判定手
   段から送信要求が有り前記伝送制御用LSIから送
   信要求のないとき前記ダミーパケツトの送出を前
   記伝送制御用パケツト送出手段へ要求する送信制
   御回路と、前記フレームヘツダ検出手段から一定
   時間内に前記フレームヘツダが検知されないとき
   前記フレームヘツダの送出を前記伝送制御用パケ
   ツト送出手段に要求するフレームヘツダ喪失タイ
   マーと、前記キヤリア検出手段から一定時間内に
   キヤリアが検知されないとき前記代理パケツトの
   送出を前記伝送制御用パケソト送出手段に要求す
   る代理パケツト送出タイマーを設けたことを特徴
   とするデータ伝送装置。 ２ 前記伝送制御用LSIをHDLC用LSIまたは
   CSMA／CD用LSIとした前記特許請求の範囲第
   １項記載のデータ伝送装置。 ３ 前記フレームヘツダ、前記ダミーパケツト、
   前記代理パケツトは〓１″が７個以上連続しそれ
   ぞれが判別できる様にビツト構成した前記特許請
   求の範囲第２項記載のデータ伝送装置。 ４ 前記送信ステーシヨン判定手段は前記フレー
   ムヘツダ検出手段からの信号によりリセツトされ
   前記キヤリア検出手段からの信号によりインクリ
   メントされるスロツトカウンタと、所定の数値を
   設定するステーシヨン番号設定回路と、前記スロ
   ツトカウンタの計数値が前記所定の数値になつた
   とき自局の送信を前記送信制御回路へ要求する信
   号を出力する第１の一致検出回路で構成した前記
   特許請求の範囲第３項記載のデータ伝送装置。 ５ 前記伝送制御用パケツト送出手段は前記フレ
   ームヘツダを送出するフレームヘツダ送出回路
   と、前記スロツトカウンタの計数値が予め定めら
   れた値になつたときフレームヘツダの送出を前記
   フレームヘツダ送出回路へ要求する信号を出力す
   る第２の一致検出回路と、前記ダミーパケツトを
   送出するダミーパケツト送出回路と、前記代理パ
   ケツトを送出する代理パケツト送出回路で構成し
   た前記特許請求の範囲第４項記載のデータ伝送装
   置。