JP2696105B2 - ネットワーク相互接続回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ローカルエリアネットワークで送受信され
るメッセージの発着信局アドレスの情報を記憶し、２つ
のローカルエリアネットワークを効果的に相互接続す
る、ネットワーク相互接続回路に関するものである。

〔発明の概要〕

本発明は、ネットワークに存在する局が1000局程度の
ローカルエリアネットワークにおいて、ネットワークか
ら受信されるメッセージの発着信局アドレスの巡回符号
検査（以下、CRC検査と呼ぶ）を行い、発信局アドレス
のCRC検査結果をメモリアドレスとしてネットワーク上
の発信局の記憶を行いながら、メッセージ受信の際に着
信局アドレスのCRC検査結果によるメモリ読み出しの内
容からメッセージの受信動作を継続又は中断させること
によって、これまでマイクロプロセッサが行っていた発
着信局アドレスの記憶、検索、比較、等の処理をなく
し、ネットワーク相互のメッセージ転送速度を向上する
ようにしたものである。

〔従来の技術〕

従来、２つのローカリエリアネットワークを相互に接
続する回路において、発着信局アドレスを記憶し、その
アドレスがどちらのローカルエリアネットワーク内に存
在するかを検索することにより２つのローカルエリアネ
ットワーク内に属する局を認識し、一方のネットワーク
から受信したメッセージの着信局アドレスが他方のネッ
トワークに存在しない場合、そのメッセージを投棄する
ことにより２つのネットワークを効果的に接続する回路
方式が特開昭60−152145号公報で提案されている。その
概略的な動作は、マイクロプロセッサが受信メッセージ
内の発着信局アドレスを直接メモリに記憶し、双方のネ
ットワークに接する、局アドレスのテーブルを作成す
る。そして、一方のネットワークからのメッセージを受
信する度にそのテーブルを検索し、現在受信しているメ
ッセージ内の着信局アドレスとの比較を行ってから、こ
のメッセージの他のネットワークへの送信の有無を判定
するというものであった。

〔発明が解決しようとする問題点〕

上記の方法においては、２つのネットワークを相互に
接続する場合、その転送速度はネットワークの物理的な
転送速度ではなく、ネットワーク相互接続回路内のマイ
クロプロセッサの処理速度により制限されることになる
欠点を有していた。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明においては、マ
イクロプロセッサが行っていた発着信局アドレスの記
憶、検索、比較、判定等の処理を、発着信局アドレスの
CRC検査を行うことにより、一方のネットワークからメ
ッセージを受信した場合には、メッセージの受信動作中
において発信局アドレスのCRC検査結果をアドレスとし
てメモリにビット書き込みを行うことにより前記メッセ
ージを受信した側のネットワークに存在する発信局の記
憶を行う。また着信局アドレスのCRC検査結果をアドレ
スとして前記メモリのビット読み出しを行い、この読み
出したビットの内容から着信局が前記メッセージを受信
した側のネットワークに存在する局か否かの検索及び判
定を行い、これによって着信局が前記メッセージを受信
した側のネットワークに存在する局であるとの判定を行
った場合には、前記受信メッセージの受信動作を中断す
る信号を発生させ、その受信動作を不成立にさせる。上
記のような構成のものを２つのネットワークの受信手段
部分にそれぞれ設け、ネットワーク相互接続回路とする
ことにより、前記ネットワーク相互連続回路内のマイク
ロプロセッサは、従来のようなテーブル検索の処理を行
わずにすみ、一方のネットワークから正常に受信された
メッセージを他方のネットワークに対し送信するだけの
処理を行うことになる。

ここで、CRC検査を簡単に説明しておくと、局アドレ
スのCRC検査は、CRC−16を使用した場合、判別は64000
通りであり、16ビット以上のアドレスの場合は重複した
CRC値を持つ場合がある。しかしネットワークに存在す
る局が1000局程度の場合、確率的にCRC検査値が重複す
る局は下の第１式のように1000局中、7.8局となる、 1000C2×1/64000≒7.8……第１式 さらに、物理的な局アドレスは、IEEE802.3の形式に
従えば第２図，第３図に示すように48ビットあり、特に
この方式における製品においては、会社コードと呼ばれ
る特定の３バイト分の値が割当てられているため、第４
図に示すように物理的な局アドレスの中で個別に意味を
持つ範囲毎（会社コード、任意ビット、局アドレス）に
CRC検査を行い、それぞれのアドレス毎に異なるビット
を割当てることによって、重複度を減少させることがで
きる。

さらに、発信局を記憶するメモリをマイクロプロセッ
サからもアクセス可能にしビットを割り当て、任意のCR
C検査結果をアドレスとした場合のビット読み出しにお
いて、無条件に受信させるようにこのビットを意味付け
れば、重複度が存在した場合においてこのビットを使用
することによりメッセージの廃棄を防ぐことができる。

〔作用〕

上記のような構成によれば、マイクロプロセッサの処
理のうち発着信局アドレスの記憶、検索、比較、判定等
の処理は一切無くなり、一方のネットワークから受信し
たメッセージを他方のネットワークへ送信するだけの処
理となってネットワーク転送速度の低下を防ぐことがで
きる。

〔実施例〕

以下に本発明の実施例を図面に基づいて説明する。

第１図ではイーサネットによるローカルエリアネット
ワークにおける本発明の一実施例を示している。第１図
はセグメント１に接続された局1A,2Aから構成された第
１のネットワークと、セグメント２に接続された局1B,2
Bから構成された第２のネットワークを、本発明による
接続回路により相互接続した場合のシステムブロック図
を示している。各々のネットワークに接続されている局
の個数は３個以上でもよい。前記第１のネットワーク
は、エンコーダデコーダ11と接続されており、前記第２
のネットワークは、エンコーダデコーダ13と接続されて
いる。さらにエンコーダデコーダ11はバス15を介しLAN
コントローラ12,同期回路31に接続され、エンコーダデ
コーダ13はバス18を介しLANコントローラ14,同期回路34
に接続されている。エンコーダデコーダ11および13の各
々は例えば、インテル社製i82501デバイスやアドバンス
ドマイクロデバイス（以下AMDと称する）社製Am7992Bデ
バイス等が使用でき、またLANコントローラ12および14
の各々はインテル社製i82586デバイス等が使用できる。
LANコントローラ12はバス21を介しメモリコントロール
回路62に接続され、バス65を介してバッファメモリ63を
アクセスできるよう構成する。同様にLANコントローラ1
4はバス22を介しメモリコントロール回路62に接続さ
れ、バス65を介してバッファメモリ63をアクセスできる
よう構成する。各ネットワーク間のメッセージ転送はLA
Nコントローラ12および14をマイクロプロセッサ（以下M
PUと称する）61が制御して行う。例えば、前記第１のネ
ットワークからメッセージを受信する場合、MPU16はラ
イン25を介してLANコントローラ12にチャネルアテンシ
ョン信号を送り起動をかけ、LANコントローラ12がメッ
セージの受信を完了すると、LANコントローラ12はライ
ン23を介してMPU61に割り込み信号を送るように接続さ
れる。LANコントローラ12がメッセージを受信している
間、メッセージはバッファメモリ63に送られる。同様に
第２のネットワークにメッセージを送信する場合は、MP
U61はライン26を介してLANコントローラ14にチャネルア
テンション信号を送り起動をかけ、LANコントローラ14
がメッセージの送信を完了すると、LANコントローラ14
はライン24を介してMPU61に割り込み信号を送るように
接続される。LANコントローラ14がメッセージを送信し
ている間、LANコントローラ14は送信メッセージをバッ
ファメモリ63から転送する。

CSMA/CD方式を用いるイーサネットでは、メッセージ
の転送時に衝突検出信号17および20をセンスしており、
メッセージの送信中および受信中に衝突検出信号17およ
び20が有効になった場合、LANコントローラ12および14
はMPU61に対し送信または受信のエラーとして割り込み
信号を送信し、メッセージの送信または受信動作を中断
する。

ここで同期回路31はメッセージ受信中にメッセージの
中の発着信局アドレスに同期し発着信局アドレスをバス
37を介してCRC演算回路置32に送る。CRC演算回路32はバ
ス38を介してメモリコントロール回路51に接続されてお
り、CRC検査結果をメモリアドレスとして、メモリコン
トロール回路51に対しルックアップメモリ52のアクセス
要求を送る。メモリコントロール回路51はバス55を介し
てルックアップメモリ52の読み出しおよび書き込みを行
う。ルックアップメモリ52から読み出されたデータはバ
ス56を介して判定回路33に送られ、判定回路33は判定結
果として中断信号39を送る。中断信号39は衝突検出信号
17と論理和がとられライン43を介してLANコントローラ1
2に入力される。同様に同期回路34においても、CRC演算
回路35,メモリコントロール回路53およびルックアップ
メモリ54がそれぞれバス40バス41およびバス57を介して
相互に接続され、ルックアップメモリ54の読み出しデー
タはバス58を介し判定回路36に送られ、判定回路36から
の中断信号42は衝突検出信号20と論理和がとられライン
44を介してLANコントローラ14に入力される。

次にシステムの総合的な動作を説明する。第１図のル
ックアップメモリ52および54はMPU61により初期化され
ている。初期化の方法は第５図および第６図を用いて後
述説明を行う。

まず局1Aから局1Bに対しメッセージを送信する場合を
例に説明を行う。第１図において局1Aから送信されたメ
ッセージはトランシーバT1を経由してセグメント１に送
信され、さらにトランシーバT3を経由してエンコーダデ
コーダ11に入力される。エンコーダデコーダ11では符号
化されたメッセージをデコードして第７図に示すように
受信クロック131と受信データ132に分離し、かつキャリ
ア検出信号16および衝突検出信号17をLANコントローラ1
2に送る。LANコントローラ12はキャリア検出信号16が有
効になると受信クロック131に同期して受信データ132を
受信し、前述の通りメッセージをバッファメモリ63に転
送する。LANコントローラ12は受信動作中に衝突検出信
号17が有効にならず、またメッセージの受信に対しエラ
ーの検出がない場合にMPU61に対してライン23を介して
割り込み信号を発生し正常受信であることを通知する。
ここで衝突検出信号17が有効であったり、メッセージ受
信でエラーを発生した場合、LANコントローラ12はMPU61
に対しエラーを通知する。MPU61は正常受信の割り込み
を受けた場合にはLANコントローラ14に対しチャネルア
テンション信号をライン26を介して送り、LANコントロ
ーラ14を起動してバッファメモリ63にバッファリングし
た局1Aのメッセージをセグメント２に対して送信させ
る。またMPU61はエラーの割り込みを受けた場合には受
信メッセージを廃棄してセグメント２へ送信は行わない ここでエンコーダデコーダ11からの受信クロック131,
受信データ132およびキャリア検出信号16は第７図に示
すように同期回路31に、またキャリア検出信号16は判定
回路33へ入力される。同期回路31ではキャリア検出信号
16が有効になると受信クロック131に同期して受信デー
タのサンプリングを行い、第２図に示す同期ビットを検
出すると、CRC演算回路32に対し次に続く着信局アドレ
スからの演算データ137,サンプリングクロック136およ
び演算イネーブル信号138を送る。CRC演算回路32では演
算イネーブル信号138が有効になるとサンプリングクロ
ック136に同期して演算データ137に対し所定のビット長
に対しCRC演算を行う。

その動作は、まず同期ビット以降の着信局アドレスの
任意のビット長に対してCRC演算を行い、その結果をア
ドレスとして、メモリコントロール回路51にバス38を経
由してメモリリクエスト信号を出力する。このメモリリ
クエスト信号は着信局アドレスの各々の任意のビット長
に対しCRC演算を行った結果に対し個別に割り当てられ
る。そしてルックアップメモリ52のデータビットはメモ
リコントロール回路51によりメモリリクエスト信号と同
様に割り当てられる。メモリコントロール回路51は着信
局アドレスのCRC演算結果に対する各々のメモリリクエ
スト信号に対しルックアップメモリ52から各々のビット
を読み出し判定回路33に入力する。判定回路33では上記
CRC演算結果に対して読み出した全ビットがセットされ
ている場合に中断信号39をキャリア検出信号16が有効な
期間出力する。中断信号39はエンコーダデコーダ11から
の衝突検出信号17と論理和がとられ、信号線43からLAN
コントローラ12に入力中断信号16が発生した場合は、LA
Nコントローラ12は衝突発生メッセージを判断しこのメ
ッセージの受信をエラーとしてMPU61に割込みをかける
ことになる。まだメッセージ送信が１度も行われていな
い場合はルックアップメモリ52が初期化されており、ま
た発信局アドレスの記憶がされていないので中断信号39
の発生はなく、正常受信としてLANコントローラ12はMPU
61に対しライン23を介して割り込み信号を発生させる。
MPU61は受信メッセージをLANコントローラ14を使ってセ
グメント２に送信し局1Bへのメッセージ送信を完了す
る。同期回路31は着信局アドレスの次の発信局アドレス
をCRC演算回路32に送出する。CRC演算回路32は着信局ア
ドレスの場合と同様に任意のビット長に対しCRC演算を
行いメモリコントロール回路51にメモリリクエスト信号
を出力する。メモリコントロール回路51は、発信局アド
レスの場合にはCRC演算結果をアドレスとして、CRC演算
を行った任意のビット長の各々に対応するビットをルッ
クアップメモリ52にセットする。これによりセグメント
１に属する発信局1Aは、ルックアップメモリ52に記憶さ
れる。次に局2Aから局1Aに対しメッセージを送出した場
合を例にとる。この場合、着信局1Aの局アドレスのCRC
演算結果に対応するビットは、ルックアップメモリ52
に、1Aが発信局であった時にセットされており、着信局
を1Aとした場合、ルックアップメモリ52から読み出され
るビットはすべてセットされている。従って判定回路33
は中断信号39を有効にするため、LANコントローラ12に
対し、衝突検出信号43が有効になる。それによりLANコ
ントローラ12はこの受信メッセージをエラーとして、ラ
イン23を介してMPU61に割り込み信号を出力するためMPU
61はこのメッセージをセグメント２に送信することは行
わない。以上の回路はセグメント1,2に対し備えてお
り、セグメント２の局からメッセージを受信した場合も
同様にセグメント２に属する局1B,2Bの局アドレスがル
ックアップメモリ54に記憶されてゆく。このようにして
本装置ではメッセージの受信を繰り返すたびに各セグメ
ントに属する発信局アドレスを記憶し、着信局アドレス
からセグメント間のメッセージ転送を制御する。さらに
２つのセグメント存在する局のCRC検査結果が重複する
場合は、MPU61用にルックアップメモリにビットを割り
当てておき、いずれかのCRC検査結果をアドレスとした
場合のビット読み出しにおいてこのビットを読み出し、
これを中断信号39および42のマスクビットとして利用す
る。すなわちこのビットがセットされている場合は、中
断信号39および42の発生を無効にし、無条件にセグメン
ト間で転送を行わせる。

次に第５図，第６図を用いてセグメント１からのメッ
セージ受信におけるルックアップメモリの制御を説明す
る。第４図に示すように会社コード、任意ビット、局ア
ドレスの各々にCRC検査を行った場合を例にとる。第５
図に示すとおりCRC演算回路32で行われたCRC検査の結果
はCRCデータバス110に出力され、CRCデータラッチ信号1
11によりアドレスラッチ72にラッチされる。さらにCRC
検査結果がラッチされる毎にセレクタ71に対しリクエス
ト１〜３信号101〜103が出力される。ここでリクエスト
１〜３信号101〜103は各々会社コード、任意ビット、局
アドレスの各々のCRC検査結果に対応させる。またセレ
クタ71からは前記リクエスト１〜３信号101〜103に対応
してセレクト１〜３信号106〜108が出力される。さらに
セレクタ71にはMPU61からのリクエスト４信号104が出力
される。ルックアップメモリ52のアドレスとしてセレク
タ71はCRC演算回路32からのリクエストの場合にはゲー
ト信号112を有効にしルックアップメモリ52のアドレス
バス115にアドレスラッチ72のラッチデータを出力し、M
PU61からのリクエストの場合には、ゲート信号113を有
効にしてアドレスラッチ73のラッチデータを出力する。

ルックアップメモリ52の初期化はMPU61により行う。
初期化データはMPU61により、第６図のデータラッチ75
に書き込んでおく。初期化データがルックアップメモリ
52の全エリアに対し同一であれば、データラッチ75に対
し一度の書き込みを行い、特定のアドレスにより異なる
場合は、そのアドレスによるリクエスト４信号104を発
生する前にデータラッチ75の内容を書き換えておく。

MPU61がルックアップメモリ52の任意のアドレスを出
力すると、このアドレスはアドレスラッチ73にラッチさ
れ、またアドレスデコーダ74からセレクタ71に対しリク
エスト４信号104が発生される。セレクタ71はゲート信
号113を有効にしルックアップメモリ52にアドレスを与
え、さらに第６図に示すメモリコントローラ80に対しセ
レクト４信号109を出力する。ルックアップメモリ52の
メモリサイクルは読み出しサイクルと書き込みサイクル
を１つのリクエストに対するサイクルとして構成する。
すなわち与えられたアドレスに対しルックアップメモリ
52の内容を読み出してルックアップメモリのデータバス
116に出力しリードデータラッチ信号125の出力でデータ
ラッチ76にラッチし、次の書き込みサイクルでデータラ
ッチ75の内容をルックアップメモリ52に書き込む。ここ
でゲート77およびゲート78のイネーブル1A〜4A信号117
〜120イネーブル1B〜4B信号121〜124を制御することに
よりルックアップメモリ52の各ビットの書き込みデータ
の制御を行う。前記MPU61からのリクエストの場合は書
き込みサイクルにおいてゲート78のイネーブル1B〜4B信
号121〜124は全て無効にしゲート77のイネーブル1A〜4A
信号117〜120の全て有効にすることによって全ビットに
データラッチ75の内容を書き込んでルックアップメモリ
52の初期化を行う。この時、２つのセグメント間に重複
するCRC検査値をもつ局アドレスがありその値が判明し
ていればMPU61に割り当てられたビットをセットしてお
く。セグメント１からメッセージを受信すると、着信局
アドレスの会社コードからCRC演算が行われその結果は
アドレスラッチ72にラッチされると共に、リクエスト１
信号101がセレクタ71に入力される。セレクタ71はゲー
ト信号112を有効にしてアドレスをアドレスバス115に出
力させ、同時にセレクト１信号106を有効にする。メモ
リコントローラ80はルックアップメモリの内容を読み出
しデータバス116に出力しデータラッチ76にラッチす
る。同時に会社コードに割り当てられたビットをデータ
ラッチ79にもラッチする。前記の場合次の書き込みサイ
クルではイネーブル1B〜4B信号を有効にし全ビットは、
データラッチ76にラッチされた読み出しデータの内容を
書き込み、ルックアップメモリ52の内容を変化させな
い。同様に任意ビット、局アドレスのビットを読み出
し、対応するビットの内容を各々データラッチ79にラッ
チする。MPU61による中断信号39マスクビットは、局ア
ドレスのCRC検査結果をアドレスとした場合にデータラ
ッチ79にラッチさせておく。これらのラッチデータはバ
ス56を経由して判定回路33に入力される。全ビット確定
したところで判定回路33はMPU61に割り当てられた中断
信号39のマスクビット以外のビットが全てセットされて
いる場合には中断信号39を有効にしてこの受信メッセー
ジを衝突発生が起こったメッセージにして、LANコント
ローラ12によるメッセージの受信を不成功にさせる。

次にCRC演算回路32が発信局アドレスのCRC演算を開始
すると、CRC演算回路32は切換信号105を有効にしCRC検
査が着信局から発信局に切り換わったことを後段の回路
に通知する。着信局アドレスの場合と同様にCRC演算回
路32は会社コードから順にセレクタ71に対しリクエスト
１〜３信号を発生し、これに対応してセレクタ71はメモ
リコントローラ80に対しセレクト１〜３信号を発生す
る。発信局アドレスの場合はルックアップメモリの書き
込みサイクルが着信局の場合と異なる。すなわち、各リ
クエスト信号に対して対応するビットについてデータラ
ッチ75の内容を書き込み、それ以外のビットについては
データラッチ76の内容を書き込んで、ルックアップメモ
リ52のビットの内容を保持する。

会社コードによるセレクト１信号106が有効の場合、
書き込みサイクルにおいてはゲート77に対してイネーブ
ル1A信号117のみを有効にしゲート78に対してはイネー
ブル2B〜4B信号122〜124を有効にして会社コードに対応
したD0ビットのみのセットを行う。同様に他のリクエス
トに対しても割り当てビットのみのセットを行うことに
よりルックアップメモリ52へのセグメント１に属する発
信局アドレスの記憶を行う。

ここで発信局アドレスの場合は切換信号105を有効に
することによりデータラッチ79によるルックアップメモ
リ52の読み出しサイクル時のビットのラッチは行われな
い。

〔発明の効果〕

以上の説明したとおり、本発明によれば、発信局アド
レスのCRC検査結果をアドレスとしてルックアップメモ
リにビット書き込みを行い、そのルックアップメモリを
着信局アドレスのCRC検査結果をアドレスとしてビット
読み出しを行うので、着信局アドレスが発信側セグメン
トに属しているかどうかすぐに認識できる。つまり、着
信局アドレスが、ルックアップメモリに発信局として登
録されている場合には、同じセグメントに発信局と着信
局が存在するので、そのメッセージを別のセグメントに
送信する必要がないので、そのメッセージを破棄する構
成になっている。さらに、従来マイクロプロセッサが処
理していた発信局アドレスの記憶、着信局アドレスの検
索、比較、判定といった一連の処理を一切なくすことが
できるので、２つのネットワークを相互接続する場合の
マイクロプロセッサの処理は単に一方のセグメントから
他のセグメントへの受信メッセージの再送という動作に
単純化されて、ネットワーク相互接続の転送速度の向上
を達成することができる。これは、マイクロプロセッサ
の処理速度に対しネットワークの物理的な転送速度が格
段に高速化された場合等に特に有効に機能する。

【図面の簡単な説明】

第１図は本発明のシステムブロック図、第２図はIEEE80
2.8におけるメッセージ形式を示した図、第３図はメッ
セージ内の局アドレスの形式を示した図、第４図は任意
データ長のCRC検査結果をアドレスとしてルックアップ
メモリのビットに対応付けを行った図、第５図および第
６図はルックアップメモリのメモリコントロール回路の
ブロック図、第７図は各モジュール間の接続図である。 11……エンコーダデコーダ 12……LANコントローラ 31,34……同期回路 32,35……CRC演算回路 33,36……判定回路 51,52……メモリコントロール回路 61……マイクロプロセッサ 63……バッファメモリ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】発信局アドレスと着信局アドレスを含むメ
   ッセージを送信する複数の局を有する２つのローカルエ
   リアネットワークを相互接続するための接続回路におい
   て、メッセージの送受信を行う回路手段と、 発着信局の任意のビット長に対しアドレスの巡回符号検
   査（以下CRC検査と呼ぶ）を１回または複数回行う回路
   手段と、 発信局アドレスのCRC検査結果をアドレスとした場合に
   ビット書き込みを行い、着信局アドレスのCRC検査結果
   をアドレスとした場合にビット読み出しを行うメモリ手
   段と、 前記メモリ手段から読み出したビット情報が発信局アド
   レスとして記憶されているものであるときにはメッセー
   ジの受信を中断させる回路手段と、 受信メッセージのバッファリングを行うバッファメモリ
   と、 前記メモリ手段に任意のアドレスを与えてビットの書き
   込みを行うことを可能とするマイクロプロセッサ手段と
   からなることを特徴とするネットワーク相互接続回路。