KR0137089B1

KR0137089B1 - 고속 중계 처리 lan간 접속 장치

Info

Publication number: KR0137089B1
Application number: KR1019940018664A
Authority: KR
Inventors: 다까시 수기야마
Original assignee: 사또 후미오; 가부시끼가이샤 도시바
Priority date: 1993-07-29
Filing date: 1994-07-29
Publication date: 1998-06-01
Also published as: TW245860B; KR950004805A; US5477547A; JPH0795231A

Abstract

중계할 패킷의 중계개시를 빨라지게 한다.

LAN(10)에서의 수신패킷을 순차로 FIFO메모리(42-1)에 보지시키는 동시에 DA보지용 레지스터(45)에 쉬프트 입력시키고 DA를 수신완료하면 쉬프트동작을 정지시키고, 그 때의 레지스터(45)의 내용(DA)에 대응한 FAT메모리(43) 내 엔트리에서, 어드레스 학습으로 등록된 어드레스정보를 독출한다. 이 어드레스정보 중의 단말어드레스가 DA와 일치하고, 또한 어드레스정보 중의 LAN 포트 어드레스가 LAN(10)의 LAN 포트 어드레스와 일치하지 않는 것이 패킷중계 지시회로(50)에 의해서 검출되면, 패킷중계 제어회로(55)는 어드레스정보 중의 LAN 포트 어드레스가 나타낸 송신측 LAN 포트가 사용중이 아니면, FIFO메모리(42-1)에 입력되어 있는 패킷을 당해 LAN 포트로 중계하기 위해서, FIFO메모리(42-1)와 송신 상대방의 선택용스위치망(53)을 제어한다.

Description

고속 중계 처리 LAN간 접속 장치

제1도는 복수의 LAN이 LAN간 접속 장치에 의해서 접속되어 있는 LAN 시스템의 예를 나타내는 블록도.

제2도는 본 발명에 관한 LAN간 접속 장치의 송신원 LAN(10)의 접속 인터페이스부를 설명하기 위한 블록도.

제3도는 제2도의 FAT메모리(43)에 등록되는 어드레스 정보의 포맷도.

제4도는 본 발명의 LAN간 접속 장치와 종래의 LAN간 접속 장치의 중계 처리 시간의 차를 설명하기 위한 도면.

제5도는 멀티캐스트 어드레스의 경우에, 본 발명의 LAN간 접속 장치를 적용시킨 실시예를 설명하는 블록 구성도.

*도면의 주요부분에 대한 부호의 설명*

10,20,30:LAN

40,400:LAN간 접속장치

41:LAN 포트 어드레스 설정 회로

42-1,42-2,43-3:FIFO메모리

43:어드레스 테이블(FAT) 메모리

44:FAT 메모리 어드레스 생성 회로

45:DA 저장용 레지스터

46:LAN 포트 어드레스 비교 회로

47:단말 어드레스 비교 회로

48:패킷 폐기 지시 회로

50,500:패킷 중계 지시 회로

52:LAN 콘트롤러

53:스위치망

54,540:디코더

55:패킷 중계 제어 회로

56:마이크로프로세서

57:어드레스 학습 회로

본 발명은, 복수의 로컬 에어리어 네트워크(LAN)간을 접속하여 특정의 송신측 LAN으로부터 수신측 LAN에 데이터 등을 중계하는 LAN간 접속 장치에 관한 것이다. 특히, LAN 접속에 있어서, 데이터 링크 층의 미디어 액세스 컨트롤(MAC) 어드레스를 학습하여 패킷을 중계하는 방식의 LAN간 접속 장치에 관한 것으로, 접속 중계 처리 시간을 종래 장치보다 단축된 신규한 LAN간 접속 장치를 제공한다.

종래의 이러한 MAC 어드레스 학습 방식의 LAN간 접속장치(브릿지 장치라고도 함)에서는, 송신측 LAN으로부터 패킷을 일단 전부 수신한 후에, 마이크로프로세서 제어 프로그램에 따라서, 그 수신 패킷 중에서 동일한 LAN 상의 노드를 상대방으로 하는 패킷과 다른 LAN을 상대방으로 하는 것을 구별하여, 중계인지 폐기인지의 판단을 행하고, 동일 LAN 상의 상대방 노드에 대해서는 중계를 하지 않고 폐기하는 등의 조작을 행한다. 패킷을 중계하는 경우에는, 송신측 LAN에서 수신된 패킷을 일단 버퍼 메모리에 저장하고, 버퍼 내에 1패킷을 정상으로 수신을 종료한 후에 중계 상대방 LAN으로 송신을 개시한다. 이것은 동일 LAN 상의 통신으로 중계가 불필요한 패킷이 계속 흐르면, LAN의 전송 효율이 악화되므로, 이를 방지하기 위해서이다. 또한, 동일 LAN 상의 통신에서, 패킷의 중계가 불필요한 경우에는, 패킷을 수신하지 않도록 외부 하드웨어로 제어하여, 마이크로프로세서의 부하를 내림으로써, 데이터 전송 효율을 올릴 수 있는 LAN간 접속장치가 제안되어 있다.

상술한 바와 같이, 종래의 LAN간 접속장치에서는 송신측 LAN으로부터의 패킷을 전부 수신한 후에 중계인지 폐기인지의 판단을 모두 마이크로프로세서의 프로그램 처리로 행하는 종래의 LAN간 접속장치에서는, 동일 LAN 내에서의 통신이 많은 때에는, 본래의 데이터 중계보다도 패킷의 폐기 확인 조작을 위해서 보다 많은 처리 시간이 걸리는 결점이 있다. 이 결점은 예를 들어 고속 마이크로프로세서를 사용하여도 개선할 수 없다. 또한, 패킷을 중계하는 경우에는, 송신측 LAN으로부터 수신한 패킷을 일단 버퍼 메모리에 저장하고, 버퍼 메모리 내에 1패킷을 정상으로 수신 종료하고나서 중계 상대방 LAN으로의 송신을 개시하고 있기 때문에 패킷의 전송 처리에 시간이 걸리고, LAN을 거친 통신 단말간의 통신 성능이, LAN간 접속장치를 거치지 않은 동일 LAN 상의 통신에 비해서 현저하게 저하되는 등의 결점이 있다. 또한 패킷의 중계가 불필요한 경우의 제어를 외부 하드웨어로 행하는 장치에 있어서도, 패킷 자체의 고속 중계 처리를 할 수 없다는 결점이 있었다.

본 발명은 종래의 LAN간 접속장치의 이러한 결점을 제거하여, 패킷 중계의 고속 처리화를 실현하는 LAN간 접속장치를 제공하는 것이다. 특히 패킷의 중계 개시 조작을 보다 빨리 행할 수 있도록 하고, LAN을 거친 통신 단말사이에서의 데이터의 실효 전송 성능을 현저하게 개선 향상시킨 LAN간 접속장치를 제공하는 것이다.

본 발명에 의한 LAN간 접속장치는, 단말 어드레스와 LAN 포트 어드레스를 포함하는 어드레스 정보를 등록하기 위한 복수의 엔트리를 갖는 테이블 메모리와, 각 LAN에 대응하여 설비된 수신용 선입선출(FIFO) 메모리와 이 수신용 메모리의 출력을 각각 다른 LAN 포트에 선택적으로 접속하는 스위치망을 구비함과 함께, 접속되는 복수의 LAN의 각 접속 인터페이스에는, 수신된 패킷 중에 있는 어드레스 정보를 처리하기 위해서 이하의 회로를 구비한다.

어드레스 정보 중의 송신원 어드레스를 압축 생성되는 테이블 메모리 어드레스가 지정하는 테이블 메모리 내의 엔트리로 등록하는 어드레스 학습 회로와; 수신된 태킷의 어드레스 정보 중의 상대방 어드레스를, 압축용 테이터(예를 들어, 생성 다항식 데이터)로 압축하여 대응하는 CRC(Cyclic Redundancy Check) 부호를 테이블 메모리의 어드레스로 하는 테이블 메모리 어드레스 생성회로와; 이 테이블 메모리 어드레스가 지정하는 테이블 메모리 내에서 독출한 단말 어드레스와 상기 상대방 어드레스를 비교하는 상대방 어드레스 비교 회로와; 수신된 어드레스 정보 중의 LAN 포트 어드레스와 대응 LAN의 포트 어드레스를 비교하는 LAN 포트 어드레스 비교 회로와; 이 상대방 어드레스 비교 회로 및 LAN 포트 어드레스 비교 회로 쌍방이 일지를 검출한 경우에 수신 패킷의 폐기를 지시하는 페킷 폐기 지시 회로와; 상대방 어드레스 비교 회로가 일치를 검출하고, LAN 포트 어드레스 비교 회로가 불일치를 검출했을 때에 수신 패킷의 중계를 지시하는 패킷 중계 지시 회로와; 이 패킷 중계 지시 회로와 LAN 포트 어드레스에 의해서 선입선출 메모리 및 스위치망을 제어하는 패킷 중계 제어 회로를 구비한다.

또한, 수신된 패킷 중의 상대방 어드레스가 멀티캐스트 어드레스인 경우에는, 상기 상대방 어드레스 비교 회로 및 LAN 포트 어드레스 비교 회로의 검출 결과와는 무관하게 패킷 중계 지시 회로가 수신 패킷의 중계를 지시하고, 이 경우에는 패킷 중계 제어 회로가 테이블 메모리로부터의 출력 내용에 관계없이 다른 모든 LAN 포트로 송신을 개시하도록 선입선출 메모리 및 스위치망을 제어할 수도 있다.

또한, 상기 테이블 메모리에는, 각 LAN으로부터의 수신 패킷 중의 송신원 어드레스(단말 어드레스)와 동 LAN의 포트 어드레스를 포함하는 어드레스 정보가, 각 LAN 마다 설비된 어드레스 학습 회로에 의해서 등록된다.

먼저 송신측 LAN으로부터의 패킷을 수신하면, 수신 패킷의 상대방 어드레스(DA)가 검출되고, 이 DA를 기초로 데이블 메모리 어드레스 생성 회로에서 테이블 메모리 어드레스가 지정된다.

이 지정된 어드레스에 의해서 테이블 내의 어드레스 정보가 독출된다.

이 어드레스 정보 중의 단말 어드레스가 수신 패킷에서 검출된 상대방 어드레스(DA)와 상대방 어드레스 비교 회로에서 비교된다. 한편, LAN 포트 어드레스 비교 회로에서는, 어드레스 정보 중의 LAN 포트 어드레스가 대응 LAN에 고유의 포트 어드레스와 비교된다.

상대방 어드레스 비교와 LAN 포트 어드레스 비교 회로 양자가 일치를 검출한 경우는, 동일 LAN 상의 통신이므로, 패킷의 중계는 불필요한 것으로 하고, 패킷 폐기 지시 회로로부터의 지시에 의해서 수신중인 패킷의 폐기 처리가 행해진다.

상대방 어드레스 비교 회로가 일치를 검출하고, LAN 포트 어드레스 비교 회로가 불일치를 검출한 경우는 패킷의 중계는 필요한 것으로 판단하여, 패킷 중계 지시 회로에서 중계 지시 신호가 나온다.

패킷 중계 제어 회로는, 이 패킷 중계 지시를 받으면, LAN으로부터 수신한 패킷을 입력하고 있는 선입선출 메모리와 스위치망을 제어하고, 상기 테이블 메모리에서 독출된 어드레스 정보 중의 LAN 포트 어드레스가 나타내는 LAN 포트에 패킷을 중계한다.

이와 같이 하여, 1 패킷의 수신 완료 이전에도, 중계해야 할 LAN 포트로의 송신 개시를 할 수 있다.

또한, 패킷 중계 제어 회로에, 중계 상대방의 LAN 포트가 사용 상황을 체크하는 기능을 갖고, 패킷 중계 지시가 된 때에 중계 상대방 LAN 포트가 사용 중이면, 당해 LAN 포트가 사용 가능하게 되는 것을 기다려 송신 개시할 수도 있다.

또한, 수신 패킷의 상대방 어드레스가 멀티캐스트 어드레스인 경우에는, 상대방 어드레스 비교 회로와 LAN 포트 어드레스 비교 회로의 각 검출 결과에 관계없이, 패킷 중계 지시 회로에서 중계 지시 신호가 나온다. 이것을 받아서 패킷 중계 제어 회로는, 테이블 메모리로부터의 출력 내용에 관계없이, 선입선출 메모리와 스위치망을 제어하여, 모든 수신측 LAN 포트로의 중계를 가능하게 한다.

상대방 어드레스가 멀티캐스트 어드레스인 멀티캐스트 프레임(LAN으로부터 수신되어서 대응하는 선입선출 메모리에 입력되어 있는 패킷)의 수신 시에는 테이블 메모리로부터의 출력 내용에 관계없이 스위치망이 제어되어서, 신속하게 다른 모든 LAN 포트에 동보 송신을 할 수 있으므로, 테이블 메모리의 검색을 필요로 하는 개별 송신에 비해서, 한층 고속의 중계 처리를 할 수 있다.

[실시예]

제1도는, 3개의 LAN이 LAN간 접속장치 정속 장치에 의해서 접속되어 구성되는 LAN 시스템의 예를 나타낸 블록도이다. 제2도는 본 발명에 의한 어드레스 학습 방식 LAN간 접속장치의 일 실시예이고, 제1도의 특정의 송신측 LAN(10)의 접속 인터페이스부의 구성을 중심으로 나타낸 블록도이다.

제1도에 있어서, 10, 20, 30은 독립된 복수의 LAN이며, 각각에 토폴로지가 버스형의 복수의 노드(11, 12, 13 …), (21, 22, 23 …), (31, 32, 33 …)이 접속되어 있는 예이다. 40은 이들 3개의 LAN을 접속하는 LAN간 접속장치이고, 제2도는 그 상세한 블록 구성도이다.

LAN(10)에 대응하여 LAN 포트 어드레스를 유지하는 LAN 포트 어드레스 설정 회로(41)와 예를 들어 1비트 폭의 수신용 선입선축 메모리(이하, FIFO메모리라 함)(42-1)가 설비되어 있다. 또한, LAN(10)의 패킷의 송수신을 제어하는 LAN 콘트롤러(52)가 설비되어 있다. 이 LAN 콘트롤러(52)는 직렬. 병렬 변환 기능을 갖는다.

FIFO 메모리(42-1)는 LAN(10)으로부터의 직렬 수신 데이터를 적어도 패킷 중계 지시 회로(50)로부터, 당해 패킷을 중계하라는 지시가 나올 때까지 저장하는 것이므로, 패킷 선두 데이터의 수신 시부터 당해 패킷을 중계하는지의 여부가 결정될 때까지 저장할 만큼의 크기이면 좋지만, 본 실시예에서는, 송신 접속하는 측의 LAN 포트가 사용 중이고, 중계 대기로 되는 경우를 고려하여 1패킷 분으로 하고 있다. 이 FIFO 메모리(42-1)의 출력 동작은 패킷 중계 제어 회로(55)로부터의 중계 개시 신호(S1)에 의해서 개시된다.

FIFO 메모리(42-2)와 FIFO 메모리(42-3)는 각각 LAN(20)과 LAN(30)으로부터의 직렬 수신 데이터를 저장하기 위한 것이며, FIFO 메모리(42-1)와 동일 기능을 갖고 있다. 이 FIFO 메모리(42-2)와 FIFO 메모리(42-3)는 각각 LAN간 접속 장치의 접속 인터페이스부에 설비되고, 페킷 중계 제어 회로(55)와 동일 구성의 패킷 중계 제어 회로(도시하지 않음)로부터의 중계 개시 신호(S2) 및 중계 개시 신호(S3)에 의해서 출력 동작이 개시된다.

제3도는 LAN을 거쳐서 송신되는 패킷에 포함되는 어드레스 정보가 기억되는 테이블 메모리의 엔트리 포맷 예를 나타낸 것이며, 48비트의 단말 어드레스(상대방 어드레스(DA), 노드 어드레스 또는 MAC 어드레스라고도 함)와 이 단말 어드레스가 나타낸 단말기기가 접속되어 있는 LAN 포트 어드레스 및 그 어드레스 정보가 유효인지 무효인지를 나타낸 V비트로 된다.

제2도로 되돌아가서, 어드레스 학습 회로(57)는 LAN(10)으로부터 송신되어 온 패킷 중의 어드레스 정보에 포함되어 있는 48비트의 단말 어드레스(상대방 어드레스(DA))를 송신원 어드레스(SA)로서 추출하여 FAT 메모리 어드레스 생성회로(44)로 송신하는 것이다.

FAT 메모리 어드레스 생성회로(44)에서는, 어드레스 테이블 메모리(43)(이하, 단지 FAT 메모리라고 함)내에 수신된 어드레스 정보를 저장하기 위한 엔트리 어드레스가 생성된다. 이 엔트리 어드레스의 생성은, 마이크로프로세러(56)에 의해서 설정되어 있는 압축용 데이터 생성 다항식에 의해서 행하지고, 예를 들어 48비트 SA 어드레스를 압축하여 CRC 부호를 FAT 메모리 어드레스로서 생성한다.

이와 같이 하여, 어드레스 학습 회로(57)에 의해서, FAT 메모리(43) 엔트리 어드레스 내에 LAN으로부터 수신한 어드레스 정보가 기입된다. 즉 LAN(10)으로부터 수신된 패킷의 어드레스 정보가, 어드레스 학습 회로(57)를 거쳐서 FAT 메모리 어드레스 생성 회로(44)에 의해서 지정된 FAT 메모리(43) 내 엔트리에, LAN(10)을 나타낸 값의 LAN 포트 어드레스와 추출된 단말 어드레스(송신원 어드레스(SA)) 및 V 비트가 ON(1) 상태로서 기입되는 것이다.

FAT 메모리(43)는 단말 어드레스와 LAN 포트 어드레스를 포함하는 어드레스 정보를 등록하는 복수의 엔트리를 갖는 것이며, 이 FAT 메모리(43)의 엔트리 어드레스는, 그 엔트리에 등록되는 어드레스 정보의 단말 어드레스에 대응하고 있다. 전술한 바와 같이, 본 실시예에서는 단말 어드레스와 소정의 생성 다항식을 기초로 생성되는 CRC(Cyclic Redundancy Check) 부호가 사용되고 있다.

DA 저장용 레지스터(45)는 LAN(10)으로부터 수신된 패킷 중의 상대방 어드레스(DA)를 직렬로 입력하여 저장하기 위한 시프트 레지스터이다.

LAN 포트 어드레스 비교 회로(46)는, LAN 포트 어드레스 설정 회로(41)에 설정되어 있는 LAN(10)의 LAN 포트 어드레스와, FAT 메모리 어드레스 생성 회로(44)에서 생성된 FAT 메모리 어드레스가 지정하는 FAT 메모리(43) 내에서 독출된 LAN 포트 어드레스를 비교하는 것이다.

단말 어드레스 비교 회로(47)는, DA 저장용 레지스터(45)에 저장된 상대방 어드레스(DA)와 FAT 메모리 어드레스 생성 회로(44)에서 생성된 FAT 메모리 어드레스가 지정하는 FAT 메모리(43) 내로부터 독출된 단말 어드레스를 비교한다. 이 단말 어드레스 비교 회로(46)는 DA 저장용 레지스터(45)에 저장된 상대방 어드레스(DA)가 어드레스 학습 회로(57)에 의해서 검출된 단말 어드레스(DA)에 일치하는 것을 검출하기 위한 것이다.

패킷 폐기 지시 회로(48)는, LAN 포트 어드레스 설정 회로(41)와 단말 어드레스 비교 회로(47) 쌍방이 일치를 검출하고, 또한 FAT 메모리(43)로부터의 V 비트가 유효 표시인 ON(1) 상태인 경우에, LAN 콘트롤러(52)에 패킷 폐기 지시 신호(49)를 출력하는 것이다.

패킷 중계 지시 회로(50)는 LAN 포트 어드레스 비교 회로(46)가 불일치를 검출하고, 단말 어드레스 비교 회로(47)가 일치를 검출하고, 또한 FAT 메모리(43)로부터의 V 비트가 유효 표시인 ON(1) 상태인 경우에, 중계 지시 신호(51)를 패킷 중계 제어 회로(55)로 출력한다.

이들 패킷 폐기 지시 회로(48)와 패킷 중계 지시 회로(50)는 각각 AND 게이트로 구성된다.

스위치망(53)은 LAN(10)과 LAN(20) 및 LAN(30) 내, 송신측으로 되는 LAN 포트와 수신측으로 되는 LAN 포트를 접속하는 것이다. 즉 FIFO 메모리(42-1)와 FIFO 메모리(42-2)와 FIFO 메모리(42-3)으로부터의 출력을 선택적으로 접속함으로써, FAT 메모리(43)에서 독출된 LAN 포트 어드레스로 지정된 LAN 포트로 중계하는 것이다.

디코더(54)는 FAT 메모리(43)에서 독출된 LAN 포트 어드레스를 디코딩하는 것이며, 그 내용이 LAN(20)을 특정하는 LAN 포트 어드레스인 경우에는 LAN 포트 선택 신호(542)를 출력하고, 디코딩한 LAN 포트 어드레스가 LAN(30)을 특정하고 있을 때에는 LAN 포트 선택 신호(543)를 각각 출력한다.

패킷 중계 제어 회로(55)는 FIFO 메모리(42-1) 및 스위치망(53)을 제어하여 LAN(10)으로부터의 수신 패킷을 LAN(20) 또는 LAN(30)으로 중계시키는 제어회로이다. 이 패킷 중계 제어 회로(55)는 제1 AND 게이트(552)와 제2 AND 게이트(553) 및 OR 게이트(554)로 구성된다.

AND 게이트(552)는 패킷 중계 지시 회로(50)로부터의 패킷 중계 신호(51)와 디코더(54)로부터의 LAN 포트 선택 신호(542)와 LAN(20)과의 접속 인터페이스 부분에 설비된 LAN(20)과의 패킷의 수신을 제어하는 LAN 콘트롤러(도시하지 않음)로부터의 레디 신호(READY2)가, 모두 유효 상태인 것을 검출하는 것이다.

한편, AND 게이트(553)는 패킷 중계 지시 회로(50)로부터의 패킷 중계 신호(51)와 디코더(54)로부터의 LAN 포트 선택 신호(543)와, LAN(30)과의 접속 인터페이스 부분에 설비되어서 LAN(30)과의 패킷의 송수신을 제어하는 LAN 콘트롤러(도시하지 않음)로부터의 레디 신호(READY3)가, 모두 유효 상태인 것을 검출한다.

AND 게이트(552)와 AND 게이트(553)의 출력은 각각 스위치망(53)을 제어하여 LAN(10)용의 FIFO 메모리(42-1)의 출력을 LAN(20) 또는 LAN(30)의 LAN 포트에 선택적으로 접속하는데 사용된다.

OR 게이트(554)는, AND 게이트(552)의 출력과 AND 게이트(552)의 출력 중의 어느 것이 유효한지를 검출하는 것이며, OR 게이트(554)의 출력은 FIFO 메모리(42-1)로부터의 데이터 출력 개시를 지시하는 중계 개시 신호(S1)로 된다.

LAN간 접속 장치(40) 전체의 제어는 마이크로프로세서(56)가 담당한다. 이 마이크로프로세서(56)는 FAT 메모리(43) 내에서 중복 상태가 발생하고 있는 경우에는 FAT 메모리 어드레스 생성 회로(44)에서 사용하는 압축용 데이터 생성 다항식을 갱신하여, FAT 메모리(43)의 이용 효율을 최적화하도록 제어한다.

마이크로프로세서(56)는 초기화 시에 FAT 메모리(43)의 각 엔트리의 V 비트를 OFF로 하고, FAT 메모리(43)의 내용을 모두 무효 상태로 설정한다. 다음에, 마이크로프로세서(56)는 LAN 콘트롤러(52)를 모두 수신 모드로 셋업하여 브릿지로서의 동작을 개시한다. 이에 의해서 LAN(10)에서 송신되어 LAN간 접속 장치(40)의 직렬 인터페이스부(도시하지 않음)에 입력된 송신 패킷이, 맨 처음에는 LAN 콘트롤러(52)에 모두 수신된다. 이 LAN 콘트롤러(52)에 수신된 패킷은, 일시적으로 버퍼(도시하지 않음)에 격납되고, LAN(20)측 및 LAN(30)측의 LAN 콘트롤러에 의해서 LAN(20) 및 LAN(30)에 각각 중계된다.

어드레스 학습 회로(57)는 LAN(10)으로부터 수신한 패킷의 송신원 어드레스(SA)를 기초로 LAN(10)이 접속되어 있는 단말의 노드 어드레스를 학습하는 기능을 갖는다.

전체 수신 모드에 있어서, 어드레스 학습 회로(57)는 LAN 콘트롤러(52)가 수신 패킷을 버퍼에 저장하고 있는 동안, 그 수신 패킷 중의 48비트 송신원 어드레스(SA)를 단말 어드레스로서 검출한다. 또한, 어드레스 학습 회로(57)는 FAT 메모리 어드레스 생성 회로(44)가 생성한 FAT 메모리 어드레스가 지정하는 FAT 메모리(43) 내 엔트리에, LAN 포트 어드레스와 단말 어드레스 및 V 비트로 되는 어드레스 정보의 기입 동작을 행한다.

어드레스 학습 회로(57)는 FAT 메모리 어드레스 생성 회로(44)가 생성한 FAT 메모리 어드레스가 지정하는 FAT 메모리(43)내 엔트리 LAN 포트 어드레스, 단말 어드레스 및 V 비트를 포함하는 어드레스 정보를 기입한다. 이 FAT 메모리(43)에 기입되는 LAN 포트 어드레스는 LAN 포트 어드레스 설정 회로(41)에 설정되어 있는 LAN(10)을 나타낸 값이고, 단말 어드레스는 추출된 송신원 어드레스(SA)이다. 또한 V 비트는 유효 상태를 나타낸 논리 1이다.

이와 같이 하여, 어드레스 학습이 행해진 후에는 LAN(10)에서 수신된 패킷 내에, FAT 메모리(43)에 등록된 단말 어드레스와 동일한 값의 상대방 어드레스(DA)를 갖는 패킷은 패킷 폐기 지시 회로(48)에서 LAN 콘트롤러에 대하여 패킷 폐기 신호(49)가 출력하게 되므로 수신이 되지 않는다.

제2도의 실시예에서는 FAT 메모리에 기입되는 어드레스 정보 중의 LAN 포트 어드레스는, LAN 포트 어드레스 설정 회로(41)에 설정되어 있는 LAN(10)을 나타낸 설정치이고 단말 어드레스는 먼저 어드레스 학습 회로(57)에서 추출된 송신원 어드레스(SA)이다. 또한 V 비트는 ON(1) 상태이다.

이상과 같은 어드레스 학습이 행해진 후에는, LAN(20)에서 수신하는 패킷내에서, FAT 메모리(43)에 등록된 단말 어드레스와 동일한 상대방 어드레스(DA)를 갖는 패킷에 대해서는, 패킷 폐기 지시 회로(48)로부터의 패킷 폐기 지시 신호(49)가 LAN 콘트롤러(52)로 출력되어 수신이 정지된다.

어드레스 학습 회로(57)는 LAN 콘트롤러(52)가 수신한 패킷을 버퍼에 저장하고 있는 동안에, 그 수신 패킷 중의 48비트 송신원 어드레스(SA)를 단말 어드레스(SA)로서 추출한다.

추출된 단말 어드레스(송신원 어드레스(SA))는 FAT 메모리 어드레스 회로(44)에 주어지고, 동 어드레스를 어떤 생성 다항식으로 압축하여, FAT 메모리 어드레스(기입 어드레스) 생성한다.

또한, 어드레스 학습 회로(57)에 의한 어드레스 학습은 정상적으로 행해져서, FAT 메모리(43)에 등록되어 있지 않는 송신원 어드레스(SA)를 갖는 패킷이 수신되면, 그 송신원 어드레스(SA)를 단말 어드레스로 하여 새로운 어드레스 정보가 FAT 메모리(43)에 등록된다.

제2도의 실시예에서는, LAN간 접속 장치(40)의 구성을 이해하기 쉽게, LAN(20)과 LAN(30)의 각각의 접속 인터페이스부의 구성이 일부 생략되어 있다. 즉 LAN 포트 어드레스 설정 회로(41), FAT 메모리 어드레스 생성 회로(44), DA 저장용 레지스터(45), LAN 포트 어드레스 비교 회로(46), 단말 어드레스 비교 회로(47), 패킷 폐기 지시 회로(48), 패킷 중계 지시 회로(50), LAN 콘트롤러(52), 디코더(54) 및 패킷 중계 제어 회로(55)에 상당하는 구성 요소는, LAN(20) 및 LAN(30)과의 접속부에 각각 별개로 설비되어 있다.

또한, FAT 메모리(43), 스위치망(53) 및 마이크로프로세서(56)는 LAN(10)과 LAN(20) 및 LAN(30)의 각각의 접속 인터페이스부에서 공용되고 있다.

이하 본 실시예의 동작을 설명한다.

먼저, LAN(10)으로부터의 송신 패킷이 접속 인터페이스부(도시하지 않음)를 거쳐서 수신되면, 그 패킷이 FIFO 메모리(42-1)와 상대방 어드레스(DA) 저장용 레지스터(45)와 LAN 콘트롤러(52) 및 어드레스 학습 회로(57)로 유도된다. 즉 수신 데이터는 선두로부터 순차로 1비트의 데이터 폭의 FIFO 메모리(42-1)로 입력 저장되는 동시에, 48비트의 DA 저장용 레지스터(45)에 1비트씩 시프트 입력된다. 또한, 직렬 수신 데이터는 LAN 콘트롤러(52)에서 병렬 데이터로 변환되어 버퍼(도시하지 않음)에 순차로 저장된다.

여기서, 상기 FIFO 메모리(42-1) 및 버퍼는, 1 수신 패킷의 입력 저장 동작의 개시에 있어서는 그 때까지의 내용을 클리어하도록 구성되어 있다.

한편, LAN(10)의 접속 인터페이스부에 설비된 상대방 어드레스(DA) 검출회로가, 미리 정해진 패킷 포맷에 따라서, 직렬 인터페이스를 거쳐서 수신된 패킷에서 48비트의 상대방 어드레스(DA)를 검출한다. 이 검출 회로는 상대방 어드레스(DA)의 최종 비트를 검출하면, 타이밍 생성 회로(도시하지 않음)에 DA 수신 종료의 신호를 보낸다.

타이밍 생성 회로는 이 DA 수신 종료 검출의 타이밍에서, DA 저장용 레지스터(45)의 시프트 동작의 정지를 지시한다.

그것과 동시에 타이밍 생성 회로는, 액세스 조정 회로(도시하지 않음)에 대해서 FAT 메모리(43)로의 액세스 조정을 의뢰한다. 이 조정이 필요한 이유는 LAN(20)과 LAN(30)의 접속 인터페이스부에도 LAN(10)에 설비된 것과 똑같은 타이밍 회로가 있고, 이들이 마이크로프로세서(56)과 FAT 메모리(43)를 공용하고 있기 때문이다.

이 조정의 결과, 엑세스 조정 회로에서 LAN(10)의 타이밍 생성 회로에 FAT 메모리(43)로의 액세스가 허가되면, 동 회로에서 FAT 메모리 어드레스 생성 회로(44)에 대하여, DA 저장용 레지스터(45)가 저장하고 있는 DA 에 대응한 FAT 메모리 어드레스의 생성 지시가 출력된다. 동시에 FAT 메모리(43)에 대해서는 정보 독출을 위한 메모리 액세스 신호가 주어지고, LAN 비교 회로(46)와 단말 어드레스 비교 회로(47)에 대해서는 비교 동작 지시 신호가 주어진다.

DA 저장용 레지스터(45)의 시프트 동작은 타이밍 생성 회로로부터의 시프트 동작 지시의 타이밍에서 정지되고, 레지스터 내에는 수신한 패킷 중의 48 비트의 상대방 어드레스(DA)가 저장된다.

FAT 메모리 어드레스 생성 회로(44)는, 타이밍 생성 회로로부터의 어드레스 생성 개시 지시의 타이밍에서, DA 저장용 레지스터(45)에 저장된 DA를 마이크로프로세서(56)에 의해서 미리 설정되어 있는 압축용 데이터 생성 다항식에 의해서 압축하여 FAT 메모리 어드레스를 생성한다. 본 실시예에서는, 48비트의 상대방 어드레스(DA)의 CRC 부호(8-16비트 정도)가 FAT 메모리 어드레스로서 생성된다.

생성된 FAT 메모리 어드레스는 FAT 메모리(43)로 공급되어, 지정된 메모리 엔트리 내에 등록되어 있는 어드레스 정보가, 타이밍 생성 회로로부터의 메모리 액세스 타이밍에서 액세스하여 독출된다.

FAT 메모리(43)에서 독출된 어드레스 정보 중의 단말 어드레스가 단말 어드레스 비교 회로(47)로 공급되고, DA 저장용 레지스터(45)에 저장된 상대방 어드레스(DA)와의 어드레스의 일치 유무가 비교 검출된다.

동시에 FAT 메모리(43)에서 독출된 어드레스 정보 중의 LAN 포트 어드레스가 LAN 포트 어드레스 비교 회로(46)로 공급되어, LAN 포트 어드레스 설정 회로(41)에 설정되어 있는 LAN(10)을 나타내는 LAN 포트 어드레스와의 일치가 비교된다. 이 LAN 포트 어드레스 비교 회로(46)는 타이밍 생성 회로로부터의 비교지시 신호에 따라서 양 어드레스의 일치/불일치를 검출한다.

LAN 포트 어드레스 비교 회로(46)와 단말 어드레스 비교 회로(47)가 각각 일치를 검출한 경우에는 패킷 폐기 지시 회로(48)로 그 출력이 공급되고, FAT 메모리(43)에서 독출된 어드레스 정보 중의 V 비트가 ON(1)인 때는, 패킷 폐기의 유효 신호(49)를 출력한다. 즉 FAT 메모리(43)에서 독출된 어드레스 정보가 유효(V 비트가 ON)하고, LAN(10)으로부터의 수신 패킷 중의 상대방 어드레스(DA)가 FAT 메모리(43)에서 독출된 단말 어드레스에 일치되고, 또한 LAN 포트 어드레스도 일치된 경우에는, 동일 LAN(10) 상의 통신이므로 패킷 폐기의 유효 신호가 LAN 콘트롤러(52)로 공급된다.

패킷 폐기의 유효 신호가 LAN 콘트롤러(52)로 공급되면, 그 시점에서 패킷의 수신이 정지되고, 다음의 송수신에 대비한 조작이 행해진다. 이 시점에서는 FIFO 메모리(42-1)매와 패킷 버퍼(도시하지 않음)에는 수신 도중의 데이터가 남아 있으나, LAN(10)에서 다음의 패킷이 수신되면 클리어 되므로, 중계 시간 지연 등의 문제는 없다. 물론 패킷 폐기 유효 신호(49)에 의해서 FIFO 메모리(42-1)와 버퍼를 클리어하는 구성으로 할 수도 있다.

한편, LAN 포트 어드레스 비교 회로(46)가 불일치를 검출하고, 단말 어드레스 비교 회로(47)가 일치를 검출하여, FAT 메모리(43)으로부터 독출된 어드레스 정보의 유효(V 비트가 ON)인 때는, 패킷 중계 지시 회로(50)로부터, 논리 1의 패킷 중계 유효 신호(51)를 출력한다. 결국 LAN(10)에서 수신한 패킷 중의 상대방 어드레스(DA)가 FAT 메모리(43)에서 독출된 단말 어드레스와 일치하고, FAT 메모리(43)에서 독출된 어드레스 정보가 유효하고, 또한 LAN 포트 어드레스가 LAN(10) 이외(본 실시예에서는 LAN(20) 또는 LAN(30))인 경우에는, 다른 수신측 LAN 상의 단말로의 통신으로, 패킷 중계가 필요하며 패킷 중계 유효 신호(51)를 출력하는 것이다.

패킷 중계 지시 신호(50)로부터의 패킷 중계 유효 신호(51)는 패킷 중계 제어 회로(55)로 공급되어, 동 회로 내의 제1 AND 게이트(552)와 제2 AND 게이트(553)에 공통으로 입력된다.

패킷 중계 지시 회로(50)의 제1 AND 게이트(552)에는, 또 디코더(54)로부터의 제1 LAN 포트 선택 신호(542)와 LAN(20)측의 LAN 콘트롤러로부터의 레디 신호(READY 2)가 입력된다. 마찬가지로, 제2 AND 게이트(553)에는 데이터(54)로부터의 제2 LAN 포트 선택 신호(543)와 LAN(30) 측의 LAN 콘트롤러로부터의 레디 신호(READY 3)가 입력된다.

상기 제1 LAN 포트 선택 신호(542)와 제2 LAN 포트 선택 신호(543)는, FAT 메모리(43)에서 독출된 LAN 포트 어드레스가 LAN(20) 또는 LAN(30)을 나타내고 있는 경우에는, 각각 유효(비트 1)로 된다. 또한, 레디 신호(READY 2) 및 레디 신호(READY 3)는 각각 LAN(20) 또는 LAN(30)이 사용 가능 상태인 때에, 유효(1)로 되고, 통신 중(비지)일 때는 무효(0)로 된다.

패킷 중계 제어 회로(55)의 제1 AND 게이트(552)는 패킷 중계 지시 회로(50)로부터의 패킷 중계 유효 신호(51)와, 디코더(54)로부터의 제1 LAN 포트 선택 신호(542)와 LAN(20)측의 LAN 콘트롤러로부터의 레디 신호(READY 2)가, 모두 유효(1)인 경우에, FIFO 메모리(42-1)의 내용을 LAN(20)의 LAN 포트에 전송 접속하기 위한 논리 1 신호를 스위치망(53)으로 출력한다.

한편, 패킷 중계 제어 회로(55)의 제2 AND 게이트(553)는 패킷 중계 지시 회로(50)로부터의 패킷 중계 유효 신호(51)와, 디코더(54)로부터의 제2 LAN 포트 선택 신호(543)와, LAN(30)측의 LAN 콘트롤러로부터의 레디 신호(READY 3)가, 모두 유효(1)인 경우에, FIFO 메모리(42-1)의 내용을 LAN(30)의 LAN 포트로 전송 접속하기 위한 논리 1 신호를 스위치망(53)으로 출력한다.

상기 제1 AND 게이트(552)와 제2 AND 게이트(553)의 출력은 또한, 패킷 중계 제어 회로(55) 내의 OR 게이트(554)에 입력되고, 2개의 AND 게이트의 어느 한 쪽이 논리 1을 출력하고 있는 경우에, 중계 개시 유효 신호(S1)를 FIFO 메모리(42-1)로 송출한다. 이 중계개시 유효 신호(S1)가 주어지면, FIFO 메모리(42-1)는 직렬 인터페이스를 통해 수신된 LAN(10)으로부터의 수신 데이터(패킷)를 순차로 입력 저장하는 동작을 계속하면서, 입력순으로 순차 출력하는 동작을 행한다.

스위치망(53)은 제1 AND 게이트(552)와 제2 AND 게이트(553)로 부터 논리 1의 신호가 출력되면 FIFO 메모리(42-1)의 출력을 LAN(20) 또는 LAN(30)의 LAN 포트로 선택적으로 접속하는 스위칭 동작을 행한다. 이와 같이 하여, FIFO 메모리(42-1)로부터 입력순으로 출력되는 직렬 수신 데이터가, 스위치망(53)을 거쳐서, LAN(20) 또는 LAN(30)의 LAN 포트로 중계된다.

이상의 설명에서 명백한 바와 같이, 제2도에 나타낸 본 발명에 의한 LAN간 접속 장치에서는, LAN(10)으로부터 송신된 패킷을 직렬 인터페이스부를 거쳐서 수신한 후에는, 패킷 중계 지시 회로(50)로부터 패킷 중계 유효 신호(51)가 생성되고, 또한 패킷 중계 제어 회로(55)로부터 중계 개시 유효 신호(S1)가 생성 될 때까지의 중계 수속 처리 시간의 지연만으로, 송신측의 LAN간 접속 장치 포트에의 중계 동작이 개시될 수있다.

결국, 패킷 중계 제어 회로(55)에서 중계 개시 유효 신호(S1)가 생성된 시점, 즉 패킷을 중계하는 것으로 판단한 시점에서, 송신측 LAN 포트가 사용 가능 상태이면, 즉시 중계 동작을 개시할 수 있으므로, 다른 LAN에 접속되어 있는 단말기기간의 통신이라고, 동일 LAN 상의 단말기기간 통신에 가까운 통신 성능을 실현할 수 있다.

또한, 종래와 같이 LAN 콘트롤러가 수신한 데이터를 직렬/병렬 변환하여 버퍼 메모리에 저장한 것을 중계하는 것이 아니고, 직렬 수신 데이터(패킷)을 그대로 1비트 폭의 FIFO 메모리(42-1)와 스위치망(53)을 통하여 중계하므로, 패킷 중계에 필요한 신호선 수도 적게 할 수 있다.

제4도를 이용하여, 이 패킷 수신에서 패킷 중계까지의 시간 관계의 설명을 행한다. 제4(a)도는 본 발명에 의한 LAN간 접속 장치에 의한 패킷 중계 처리 시간을 설명하는 것이며, 제4(b)도는 종래 장치의 패킷 중계 처리 시간을 설명하는 것이다. 또 제4(a)도는 LAN(20)상의 단말 노드(21)를 상대방으로 하고, LAN(10)의 단말 노드로부터 송신된 패킷을 중계하는 것을 예로 한다.

도면 중, 패킷의 중계를 결정할 때까지 필요한 중계 수속 처리 시간을 t1로 하고, 패킷 선두 데이터의 수신 시로부터 최종 데이터의 중계가 완료될 때까지의 총 전송 시간을 t2로 나타낸다. 또 DA (21)는 단말 노드(21)가 상대방으로 되어 있는 것을 나타내는 상대방 어드레스이고, SA(11)는 단말 노드(11)로부터의 송신을 나타낸 송신원 어드레스이다.

제4(b)도에 나타낸 바와 같이 종래의 LAN간 접속 장치에서는 1패킷 분의 수신 완료 후에 중계 수속 처리가 개시되고, 그 처리 시간 t1후에 패킷 중계가 개시되므로, 패킷 선두 데이터의 수신 시로부터 패킷 최종 데이터의 중계가 완료될 때까지의 총 전송 시간 t2는, 도시한 바와 같이 1 패킷 분의 수신/송신에 필요한 시간과 중계 수속 처리 시간 t1과의 총합계로 된다.

이에 대하여, 본 발명에 의한 LAN간 접속 장치에서는 1패킷의 DA 수신개시로부터 중계 수속 처리가 개시되므로, 중계가 완료될 때까지의 총 전송 시간 t2는 중계 수속 처리 시간 t1과 1패킷 중계분 시간으로 된다. 즉 종래 장치에 비해서 훨씬 고속으로 중계 처리를 할 수 있다.

이상은 패킷 중계 지시 회로(50)에서 패킷 중계 신호(51)가 출력되었을 때에는, 송신 상대방의 LAN(20)측 또는 LAN(30)측의 LAN 포트가 사용 가능 즉 READY 상태에 있는 경우의 설명이다.

이에 대해서, 패킷 중계 신호(51)가 출력되었을 때에, 송신측의 LAN 포트가 사용중 즉 BUSY 상태일 때는, 패킷 중계 제어 회로(55)의 제1 AND 게이트(552) 또는 제2 AND 게이트(553)에서의 AND 입력이 성립하지 않고, AND 게이트의 출력은 논리 0 신호로 된다. 따라서 BUSY 상태의 LAN에 대해서는, OR 게이트(554)로부터의 중계 개시 신호(S1)가 나오지 않고, 송신 상대방 LAN 포트가 READY 상태가 될 때까지 기다리게 된다.

본 실시예 중에서는, FAT 메모리 어드레스 생성 회로(44)는 CRC 회로로 구성되고, CRC 부호 생성 다항식을 사용하여 상대방 어드레스(DA) 또는 송신원 어드레스(SA)를 압축하여 FAT 메모리 어드레스를 생성하는 것으로설명하였으나, CRC 회로에 한하지 않고, 압축용 데이터를 사용하여 상대방 어드레스(DA)를 압축하는 회로여도 좋다.

또한, 본 실시예에서는, LAN(10) 또는 LAN(20) 또는 LAN(30)으로부터 수신된 패킷(직렬 데이터)을, 중계할 것인지의 여부를 결정할 때까지 저장하기 위해서, 각각 1비트 폭의 FIFO 메모리(42-1), FIFO 메모리(42-2), FIFO 메모리(42-3)를 각각에 LAN에 설비한 경우를 설명했으나, 복수 비트 폭의 FIFO 메모리를 사용할 수 있다.

그 경우는, LAN으로부터의 수신 직렬 데이터가 LAN 콘트롤러(52)에 의해서 직렬/병렬 변환되므로, 변환 후의 병렬 데이터를 복수 비트 폭의 FIFO 메모리로 순차로 입력하여 저장하여도 좋다. 단, 이 방식으로는 스위치망(53)도 포함하여, 신호선 수가 현저하게 증가한다.

또, FIFO 메모리 대신, 입출력이 동시에 행해지는 듀얼 포트의 버퍼 메모리를 사용하는 것도 가능하다.

본 실시예는, 제1도에서 LAN(10)의 노드로부터 수신한 패킷의 폐기 또는 중계를 결정하여, LAN(20) 측 또는 LAN(30)측의 노드로 데이터 송신하는 경우를 예로 설명했으나, LAN(20) 또는 LAN(30)의 노드로부터 수신된 데이터를 다른 LAN에 송신하는 것도 당연히 할 수 있다. 그 때문에, 각각의 LAN의 접속 인터페이스부는 LAN(10)의 접속 인터페이스부와 똑같은 구성으로 되어 있다. 다만, 전술한 바와 같이 FAT 메모리(43), 스위치망(53)과 마이크로프로세서(56)는 각 LAN에서 공용할 수 있다.

또 제1도에서는 토폴로지가 버스형의 LAN끼리의 접속을 예로 했으나, 링형 LAN의 접속이라도 본 발명이 적용될 수 있는 것은 당연하다.

이제까지의 설명은 수신 패킷 중의 상대방 어드레스가 개별 어드레스인 경우였으나, 상대방 어드레스가 멀티캐스트 어드레스라도 본 발명은 적용할 수 있다. 멀티캐스트 어드레스라로는, 그 LAN간 접속 장치에 접속되어 있는 송신원 LAN 이외의 모든 수신측 LAN에 대해서 중계를 지시하는 것이다. 이 멀티캐스트 어드레스의 패킷(멀티캐스트 프레임이라 함)을 수신한 경우의 중계 제어의 응용예를 제5도를 참조하여 설명하겠다.

제5도의 LAN간 접속 장치(400)에서도, 송신원 LAN(10)의 접속 인터페이스부를 중심으로 한 구성 블록도를 나타내고 있고, 제2도의 구성 부분과 동일한 것은 동일한 번호를 붙이고 있다. LAN간 접속 장치(400)는 패킷 중계 제어 회로(500)와 디코더(540)가 제2도의 구성과 다르다.

멀티캐스트는, 상대방 어드레스(DA)의 소정 비트(통상은 최상위의 1비트)를 멀티캐스트 지정 비트로 하여 행해지고, 이 소정 비트가 논리 1일 때는 멀티캐스트 어드레스 지정으로 판단한 처리가 행해진다.

도시와 같이, 패킷 중계 지시 회로(500)에 설비된 OR 게이트(504)가, DA 저장용 레스터(45)로부터의 멀티캐스트 지정 비트(1비트)를 검출하도록 되어 있다. 따라서, 멀티캐스트 지정 비트가 논리 1 일 경우는, 즉시 중계 유효 신호(51)를 출력하도록 되어 있다. 즉 통상의 개별 어드레스 지정으로는 AND 게이트(502)로, LAN 포트 어드레스 비교 회로(46)가 불일치를 검출하고, 단말 어드레스 비교 회로(47)가 일치를 검출하고, 또한 FAT 메모리(43)로부터의 어드레스 정보의 유효 V 비트를 검출한 경우에만, 중계 유효 신호(51)가 출력되지만, 멀티캐스트 지정 비트가 유효일 때는 이들에 무관하게 유효한 패킷 중계 신호가 송출된다.

한편, 디코더(540)도 DA 저장용 레지스터(45)로부터의 멀티캐스트 지정비트가 논리 1인 경우에는, 무조건 LAN 포트 선택 유효 신호(542, 543)를 내도록 구성되어 있다.

이와 같은 구성의 LAN간 접속 장치에서, LAN(10)을 거쳐서 멀티캐스트 프레임이 수신되었을 때의 동작 설명을 이하에서 한다.

직렬 인터페이스부를 거쳐서 수신된 데이터는, 그 선두에서 1비트씩 순차로 FIFO 메모리(42-1)에 입력 저장됨과 동시에, DA 저장용 레지스터(45)에 1비트씩 시프트 입력된다. 이 수신 데이터는 또 어드레스 학습 회로(57) 및 LAN 콘트롤러(52)에도 유도되어, 동 콘트롤러에서 병렬 데이터로 변환되어서 동 콘트롤러 내의 버퍼로 순차 저장된다.

또한, 이 수신 데이터는 DA 저장용 레지스터(45)에도 유도되고, 그곳에서 상대방 어드레스(DA)의 멀티캐스트 지정 비트(1비트)를 검출하면, 즉시 패킷 중계 지시 회로(500)에서 패킷 중계 유효 신호(51)가 나오는 동시에 디코더(540)로부터는 LAN 포트 선택 유효 신호(542, 543)가 출력된다.

이 때에 LAN(20) 또는 LAN(30)의 사용 가능 상태를 나타낸 READY 신호가 논리 1이면, 패킷 중계 제어 회로(55)로부터 스위치망(53)으로 LAN 포트 접속 신호가 나오는 동시에, 중계 개시 유효 신호(S1)가 FIFO 메모리(42-1)로 출력된다. 이와 같이, 스위치망(53)은 패킷 중계 제어 회로(55)의 제1 AND(552)와 제2 AND 게이트(553)로부터 논리 1의 신호가 출력되면, FIFO 메모리(42-1)의 출력을 LAN(20) 및 LAN(30)의 LAN 포트에 동시에 접속하는 스위치 동작을 행한다. 이와 같이, 스위치망(53)은 개별 송신에도 동보 송신에도 사용할 수 있다.

이와 같이 하여, 제5도의 LAN간 접속 장치(400)에서는. LAN(10)으로부터 멀티캐스트 프레임이 송신되면, 그 멀티캐스트 어드레스가 DA 저장용 레지스터(45)에 저장된 시점에서, 즉시 FIFO 메모리(42-1)와 스위치망(53)이 제어되어, FIFO 메모리(42-1)에 저장되어 있는 멀티캐스트 프레임이, 다른 모든 수신측 LAN 즉 LAN(20) 및 LAN(30)의 각 LAN 포트로 중계된다.

따라서, 멀티캐스트 프레임의 수신 개시 시부터 실제로 중계가 개시될 때까지의 처리에 필요한 지연 시간은, 종래의 접속 장치와 같이, 1패킷 수신하고 나서 FAT 메모리의 엔트리로부터 어드레스 정보를 독출한 후에 그 패킷의 중계가 필요한지의 여부를 결정하고나서 중계 동작을 개시함(제4(b)도)에 비해서, 훨씬 단축할 수 있다. 또한, 종래의 멀티캐스트 프레임의 중계는, 통상의 프레임 중계와 마찬가지로, 1 패킷 수신 완료 후에, 마이크로프로세서가 멀티케스트 프레임인 것을 확인하고나서, 다른 모든 수신측 LAN 콘트롤러를 기동시켜 송신하므로, 제4(b)도의 처리 시간의 지연이 있었다.

본 실시예에서는 LAN 콘트롤러(52)의 버퍼 내에 수신된 멀티캐스트 프레임은 동보 통신에는 사용되지 않으므로, LAN 콘트롤러(52)로부터의 수신 완료 통지에 의해서, 마이크로프로세서(56)의 지시에 의해서 폐기되도록 되어 있다. 이 폐기 지시는 패킷 중계 회로(500)로부터의 중계 지시와 마찬가지로, DA 저장용 레지스터(45)에 저장된 상대방 어드레스(DA)의 멀티캐스트 지정 비트에 따라서 패킷 폐기 지시 회로(48)에서 폐기 신호를 내도록 하여, 마이크로프로세서(56)의 부하를 경감시킬 수도 있다. 또 이 방식으로 하는 경우에는 FIFO 메모리(42-1)가 LAN(10)으로부터의 새로운 패킷의 수신 개시에 있어서 클리어되도록 되어 있는 것이 바람직하다.

그러나, 패킷 폐기 신호(49)로 FIFO 메모리(42-1)를 클리어하는 것은, 멀티캐스트 프레임을 소실하게 되므로, 허용되지 않는다.

이상 설명한 바와 같이, 본 발명의 LAN간 접속 장치는 수신 패킷 중의 송신원 어드레스에 기초하여 어드레스 학습을 행하고, 송신원 LAN의 단말과 접속해야 할 LAN의 LAN 포트 어드레스를 포함한 어드레스 정보를 테이블 메모리 내 엔트리에 등록해 두는 것이다. 이 어드레스 학습 후, 수신 패킷을 선두로부터 순차로 듀얼 포트의 선입선출 메모리에 입력 저장시킴과 동시에, 수신 패킷의 상대방 어드레스에 대응하는 테이블 메모리의 엔트리에 등록되어 있는 어드레스 정보를 독출함으로써, 패킷 중계의 필요어부 판단을 할 수 있는 구성으로 했으므로, 패킷의 수신 완료 전에, 상대방 LAN의 LAN 포트로의 중계 개시를 할 수 있으므로, 복수 LAN간 접속 통신이어도 동일 LAN내 통신에 가까운 고속 통신 성능이 실현된다.

또한, 1비트 폭의 선입선출 메모리를 사용하면, 수신한 직렬 데이터를 그대로 선두로부터 선입선출 메모리에 입력 저장시킨 후에, 스위치망을 거쳐서 상대방으로 중계할 수 있으므로, 신호선 수는 적어진다.

또, 멀티캐스트 프레임 시에는 테이블 메모리의 검색이 불필요하게 되어, 동 프레임중의 멀티테스트 어드레스가 수신된 시점에서 즉시 중계가 개시될 수 있으므로, 고속의 중계를 행할 수 있다.

Claims

단말 어드레스와 LAN 포트 어드레스를 포함하는 어드레스 정보를 사용하여, 적어도 2이상의 LAN간에서 통신을 행하기 위한 LAN간 접속 장치에 있어서,

상기 단말 어드레스와 LAN 포트 어드레스를 포함하는 어드레스 정보를 등록하기 위해 복수의 엔트리를 갖는 어드레스 테이블 메모리와;

상기 복수의 LAN 마다 설비되고, 수신된 패킷의 어드레스 정보 중의 상대방 어드레스를 저장하는 상대방 어드레스 저장용 레지스터와;

상기 상대방 어드레스 저장용 레지스터의 상대방 어드레스를 압축하여 대응하는 부호를 상기 테이블 메모리의 어드레스로 하는 테이블 메모리 어드레스 생성 회로와;

상기 복수의 LAN 마다 설비되고, 상기 수신된 패킷을 적어도 당해 패킷을 중계할 것인지의 여부를 결정할 때까지 저장하는 듀얼 포트 메모리와;

송신원 LAN의 상기 듀얼 포트 메모리의 출력을 수신측 LAN의 각각의 LAN 포트에 선택적으로 접속하는 스위치망과;

상기 복수의 LAN마다 설비되고, 당해 LAN의 LAN 포트 어드레스와 상기 테이블 메모리 어드레스 생성 회로가 지정하고 상기 테이블 메모리 내의 엔트리로부터 독출된 LAN 포트 어드레스를 비교하는 LAN 포트 어드레스 비교 회로와;

상기 복수의 LAN마다 설비되고, 상기 상대방 어드레스 저장용 레지스터에 저장된 송신원 LAN의 단말 어드레스와 상기 테이블 메모리 어드레스 생성 회로로부터의 지정에 의해서 상기 테이블 메모리 내의 엔트리에서 독출된 어드레스 정보 중의 단말 어드레스와 비교하는 단말 어드레스 비교 회로와;

상기 LAN 포트 어드레스 비교 회로와 상기 단말 어드레스 비교 회로의 쌍방이 일치를 검출한 경우에, 당해 수신 패킷의 폐기를 LAN 콘트롤러에 지시하는 패킷 폐기 지시 회로와;

상기 LAN 포트 어드레스 비교 회로가 불일치를 검출하고, 상기 단말 어드레스 비교 회로가 일치를 검출한 경우에, 당해 수신 패킷의 중계를 지시하는 페킷 중계 지시 회로; 및

상기 패킷 중계 지시 회로로부터의 중계 유효 신호에 기초하여 상기 듀얼 포트 메모리와 상기 스위치망을 제어하는 패킷 중계 제어 회로를 구비하는 것을 특징으로 하는 LAN간 접속 장치.
제1항에 있어서, 상기 패킷 중계 지시 회로로부터 중계 지시 유효 신호가 나왔을 때에 수신측 LAN 포트가 사용중인 경우는, 상기 패킷 중계 제어회로가 당해 수신측 LAN 포트가 사용 가능하게 될 때까지 상기 듀얼 포트 메모리와 상기 스위치망을 제어하는 것을 특징으로 하는 LAN간 접속 장치.
제1항 또는 제2항에 있어서, 상기 듀얼 포트 메모리의 데이터폭이 적어도 1비트인 선입선출 메모리인 것을 특징으로 하는 LAN간 접속 장치.
제1항 또는 제2항에 있어서, 상기 듀얼 포트 메모리의 데이터 폭이 적어도 1비트인 버퍼 메모리인 것을특징으로 하는 LAN간 접속 장치.
제1항 또는 제2항에 있어서, 상기 수신 패킷이 멀티캐스트 어드레스일 때는, 상기 테이블로부터의 어드레스 정보의 단말 어드레스의 내용에 관계없이, 상기 상대방 어드레스 저장용 레지스터로부터의 멀티캐스트 어드레스 검출 신호에 의해서 상기 패킷 중계 지시 회로에서 중계 지시 유효 신호를 출력하여, 모든 수신측 LAN 포트로의 송신을 개시시키도록 상기 선입선출 메모리와 상기 스위치망을 제어하는 것을 특징으로 하는 LAN간 접속 장치.
제1항 또는 제2항에 있어서, 상기 수신 패킷이 멀티캐스트 어드레스일 때는, 상기 테이블로부터의 어드레스 정보의 LAN 포트 어드레스의 내용에 관계없이, 상기 상대방 어드레스 저장용 레지스터로부터의 멀티케스트 어드레스 검출 신호에 의해 상기 패킷 폐기 지시 회로로부터 LAN 콘트롤러로 상기 수신 패킷의 폐기 지시 유효 신호를 출력하는 것을 특징으로 하는 LAN간 접속 장치.
단말 어드레스와 LAN 포트 어드레스와 유효 비트를 포함한 어드레스 정보를 사용하여, 적어도 2개 이상의 LAN 간에서 통신을 행하기 위한 어드레스 학습 방식 LAN간 접속 장치에 있어서,

상기 단말 어드레스와 LAN 포트 어드레스와 유효 비트를 포함한 어드레스 정보를 등록하기 위해 복수의 엔트리를 갖는 어드레스 테이블 메모리와;

각 LAN 마다 설비되고, 수신된 상기 어드레스 정보 중의 상대방 어드레스를 저장하는 상대방 어드레스 저장용 레지스터와;

상기 상대방 어드레스 저장용 레지스터에 저장된 상대방 어드레스를 압축하여 대응하는 부호를 상기 테이블 메모리의 어드레스로 하는 테이블 메모리 어드레스 생성 회로와;

상기 복수의 LAN 마다 설비된, 수신 패킷을 저장하는 듀얼 포트 메모리와;

송신원 LAN에 설비된 상기 듀얼 포트 메모리의 출력을 수신측 LAN의 각각 LAN 포트로 선택적으로 접속하는 스위치망과;

상기 복수의 LAN마다 설비되고, 당해 LAN의 LAN 포트 어드레스와 상기 테이블 메모리 어드레스 생성 회로가 지정한 상기 테이블 메모리 내의 엔트리에서 독출된 LAN 포트 어드레스를 비교하는 LAN 포트 어드레스 비교 회로와;

상기 복수의 LAN 마다 설비되고, 상기 상대방 어드레스 저장용 레지스터에 저장된 송신원 LAN의 단말 어드레스와 상기 테이블 메모리 어드레스 생성 회로가 지정하고 상기 테이블 메모리 내의 앤트리에서 독출된 어드레스 정보 중의 단말 어드레스를 비교하는 단말 어드레스 비교 회로와;

상기 LAN 포트 어드레스 비교 회로와 상기 단말 어드레스 비교 회로의 쌍방이 일치를 검출하고, 또한 상기 테이블 메모리에서 독출된 어드레스 정보의 유효 비트가 유효 표시 상태인 경우에, 당해 수신 패킷의 폐기를 LAN 콘트롤러에 지시하는 패킷 폐기 지시 회로와;

상기 LAN 포트 어드레스 비교 회로가 불일치를 검출하고, 상기 단말 어드레스 비교 회로가 일치를 검출하고, 또한 상기 테이블 메모리에서 독출된 어드레스 정보의 유효 비트가 유효 표시 상태인 경우에, 당해 수신 패킷의 중계를 지시하는 패킷 중계 지시 회로; 및

상기 패킷 중계 지시 회로로부터의 중계 유효 신호에 기초하여 상기 듀얼포트 메모리와 상기 스위치망을 제어하는 패킷 중계 제어 회로를 구비하는 것을 특징으로 하는 어드레스 학습 방식 LAN간 접속 장치.
제7항에 있어서, 상기 듀얼 포트 메모리는 데이터 폭이 적어도 1비트인 선입선출 메모리인 것을 특징으로 하는 어드레스 학습 방식 LAN간 접속 장치.