KR100210807B1 - 프로세서간 통신 메세지 라우팅 장치 - Google Patents

프로세서간 통신 메세지 라우팅 장치 Download PDF

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Abstract

분산제어 구조를 갖는 전전자 교환기에서의 IPC 메세지 라우팅 장치에 관한 것으로서, 특히 패킷으로 된 IPC 데이타가 입력되면 쉬프트에 의해 플래그 동기 신호와 라우팅 주소를 순차적으로 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터에서 출력되는 라우팅 주소를 어드레스 라인으로 제공받고 해당 어드레스에 저장된 데이타를 출력하여 라우팅 주소 다음에 오는 IPC 메세지가 수신될 노드를 지정하는 프로그램 가능한 메모리를 포함하여 구성되어, 각 노드의 라우팅 방법 변경시 별도의 하드웨어 변경없이 메모리의 내용만 바꾸면 가능하고, 또한, 8개 노드를 1 보드에 집적 수용하는 경우에도 8비트 메모리 1개만 가지고 라우팅 기능의 구현이 가능하므로 하드웨어 구조가 단순하고 그 규모가 적으며, 메모리의 억세스 속도에 따라서 RXEN* 발생 시점이 일정하여 회로에 보다 안정된 동작을 확보할 수 있다.

Description

프로세서간 통신 메세지 라우팅 장치
본 발명은 분산제어 구조를 갖는 전전자 교환기(Full Electronic Telephone Exchange)에 관한 것으로서, 특히 프로그램 가능한 메모리를 이용하여 라우팅(Routing) 기능을 수행함으로써, 자유로운 프로세서간 통신(Inter-processor Communication ; IPC) 메세지 라우팅 기능을 IPC 노드에 부여하는 IPC 메세지 라우팅 장치에 관한 것이다.
TDX-10과 같은 전전자 교환기는 노드를 이용해서 IPC 메세지를 프로세서간에 주고 받는데 이 IPC 메세지에는 IPC 데이타 라우팅을 위한 주소가 도 1과 같은 IPC 메세지 포맷에 16비트 즉, 2바이트 포함되어 있다.
또한, 도 1의 IPC 메세지 포맷에는 SF(시작 플래그), EF(끝 플래그)가 1바이트씩 할당되어 16진수 '7E'가 셋팅되어 있고, IPC 메세지는 n 바이트, CRC(Cyclic Redundancy Check ; 순회 중복 검사)는 2 바이트 포함되어 있다.
도 2는 종래의 IPC 메세지 라우팅 장치의 전체 구성 블럭도이고, 도 3은 도 2의 IPC 메세지 라우팅 장치의 상세 회로도이다.
도 2를 보면, 노드 주소는 각 노드가 갖는 유니크(Unique)한 주소이며, 각 IPC 노드마다 각기 다르게 설정된다.
라우팅 주소는 도 1과 같은 IPC 메세지 포맷으로부터 입력되는 주소로서, 16비트로 구성되며, 해당 IPC 메세지가 도착되어 수신될 노드를 지정한다.
특성 비트는 각 노드의 특성을 결정짓는 것으로 이 특성 비트에 따라서 주소 비교부(10)의 노드 주소와 라우팅 주소의 비교 방식이 달라진다.
그리고, 간단한 기능 설명과 회로의 단순화를 위하여 도 3과 같이 가정한다.
즉, 노드 주소와 라우팅 주소는 각각 2비트이고, 특성 비트는 고정된 것으로 간주하여 고려 대상에서 제외하였다.
이때, 비트 0의 노드 주소(NA0)와 라우팅 주소(RA0)가 배타적 오아 게이트(11)로 입력되고, 비트 1의 노드 주소(NA1)와 라우팅 주소(RA1)가 배타적 오아 게이트(12)로 입력되며, 두 배타적 오아 게이트(11,12)의 출력이 노아 게이트(13)로 입력되고, 노아 게이트(13)의 출력이 RXEN* 신호가 되어 입력되는 IPC 메세지를 수신할 노드를 지정하였다.
여기서, 상기 배타적 오아 게이트(11,12)는 두 입력이 일치할 경우에는 로우 신호를 출력하고 일치하지 않는 경우에는 하이 신호를 출력하며, 노아 게이트(13)는 배타적 오아 게이트(11,12)의 출력이 모두 하이일때만 하이 신호를 출력한다.
즉, 노드 주소 2비트 모두 일치하여야 노드가 해당 IPC 메세지를 수신할 수 있도록 주소 비교부(10)의 비교 결과인 RXEN* 신호를 로우가 되도록 하였다.
그리고, 1개의 보드에 8개의 노드가 있다고 가정한다.
이때, 노드 주소 NA0, NA1는 보드 내의 스트랩(Strap)이나 백 보드의 스트랩 설정으로 결정되는 고정된 값이며, 라우팅 주소는 도 1의 IPC 메세지 포맷내에 포함된 라우팅 주소로 이 메세지는 동기 클럭에 맞추어 직렬 스트림으로 전송된다.
그러므로, RXEN* 신호의 결정은 이 동기 클럭의 1주기 이내에 발생하여야 하며, 그 이상이 되는 경우에는 IPC 메세지는 1주기동안 지연시켜주어야 한다.
즉, 도 4a와 같은 클럭(CLK)에 동기되어 직렬로 쉬프트되는 도 1과 같은 IPC 메세지 포맷에서 시작 플래그 다음의 라우팅 주소가 노드 주소와 일치하여 RXEN* 신호가 도 4b에서와 같이 로우가 되기까지의 지연 시간동안 IPC 메세지를 지연시켜야 한다.
만일 비교 대상이 16비트이고 특성 비트까지 고려하면 비교 로직이 매우 커지고 지연 시간도 길어지는 문제점이 있다.
그리고, 종래의 IPC 메세지 라우팅 장치는 1개의 보드에 8개의 노드가 있는 경우에는 동일한 비교 로직이 8개 필요하게 되며, 하드웨어 구조가 16비트인 경우(실제 IPC 포맷은 16비트의 라우팅 주소와 3비트의 특성 비트를 사용함)에는 하드웨어가 매우 복잡해지고 하드웨어 규모도 커지는 문제점이 있다.
또한, 노드 주소의 변경시나 라우팅 방식을 바꾸는 경우에는 주소 비교부의 하드웨어 회로를 변경해야 하며, 노드 주소 변경시는 스트랩을 변경해야만 하는 번거로움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 프로그램 가능한 메모리를 이용하여 IPC 메세지 라우팅을 수행함으로써, 일정한 지연 시간이내에 별도의 하드웨어 변경없이 메모리의 내용 변경만으로 자유로운 IPC 메세지 라우팅 기능을 IPC 노드에 부여하는 IPC 메세지 라우팅 장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 IPC 메세지 라우팅 장치의 특징은, 노드를 이용하여 프로세서간에 주고받는 IPC 메세지를 해당 노드로 라우팅하는 IPC 메세지 라우팅 장치에 있어서, 패킷으로 된 IPC 데이타가 입력되면 쉬프트에 의해 플래그 동기 신호와 라우팅 주소를 순차적으로 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터에서 출력되는 라우팅 주소를 어드레스 라인으로 제공받고 해당 어드레스에 저장된 데이타를 출력하여 라우팅 주소 다음에 오는 IPC 메세지가 수신될 노드를 지정하는 프로그램 가능한 메모리를 포함하여 구성되는데 있다.
도 1은 일반적인 IPC 메세지 포맷의 구조를 나타낸 도면
도 2는 종래의 IPC 메세지 라우팅 장치의 구성 블럭도
도 3은 도 2의 IPC 메세지 라우팅 장치의 상세 회로도
도 4a는 도 3의 시스템 클럭을 나타낸 파형도
도 4b는 도 3의 주소 비교부의 출력(RXEN*)을 나타낸 파형도
도 5는 본 발명에 따른 IPC 메세지 라우팅 장치의 구성 블럭도
도 6은 도 5의 실시예를 나타낸 상세 블럭도
도 7은 도 6의 메모리에 저장되는 데이타의 일예를 나타낸 메모리 맵
도 8a 내지 도 8f는 도 6의 각 부의 동작 파형도
도면의 주요 부분에 대한 부호의 설명
50,62 : 메모리61 : 쉬프트 레지스터
RA0 : 비트 0의 라우팅 주소RA1 : 비트 1의 라우팅 주소
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
상기 도 1과 같은 구조로 된 IPC 메세지 포맷에 IPC 메세지 라우팅을 위한 라우팅 주소가 16비트 포함되어 있으므로 이 라우팅 주소를 이용하여 각 노드가 라우팅을 수행하는 경우 메모리를 사용하면 메모리의 억세스 속도 이내로 일정한 지연 시간 이내에 라우팅 정보를 각 노드가 획득할 수 있다.
또한, 메모리 내의 정보를 바꾸므로써 쉽게 각 노드의 라우팅 방식을 별도의 하드웨어 변경없이 바꿀 수 있다.
도 5는 이러한 본 발명에 따른 메모리를 이용한 IPC 메세지 라우팅 장치의 구성 블럭도이다.
이때, 메모리(50)는 통상의 프로그램 가능 롬(Programmable ROM ; PROM), 소거 및 프로그램 가능 롬(Erasure Programmable ROM ; EPROM), DPRAM등을 사용할 수 있으며, 특히 DPRAM을 사용하는 경우에는 보드 내에서 프로그램을 이용하여 손쉽게 라우팅 정보를 변경할 수 있는 장점이 있다.
즉, 본 발명은 직렬로 지나가는 IPC 데이타중에서 시작 플래그 다음의 16비트가 라우팅 주소이므로 이 시작 플래그에 동기를 맞추어 RXEN*을 감시하다가 만일 로우가 되는 노드가 있다면 그 노드로 라우팅 주소 다음에 오는 IPC 메세지가 수신될 수 있도록 하면 된다.
도 6은 본 발명에 따른 IPC 메세지 라우팅 장치의 실시예를 나타낸 구성 블럭도로서, 노드 주소와 라우팅 주소는 각각 2비트로 가정하고, 특성 비트는 고정된 것으로 간주하여 고려 대상에서 제외하였다.
또한, 메모리(62)의 주소에는 도 7과 같이 데이타가 저장되어 있다고 가정한다.
즉, RA0 = 0, RA1 = 0 인 경우에는 D0,D1에 모두 0이 출력되고,
RA0 = 0, RA1 = 1 인 경우에는 D0에는 1, D1에는 0이 출력되고,
RA0 = 1, RA1 = 0 인 경우에는 D0에는 0, D1에는 1이 출력되며,
RA0 = 1, RA1 = 1 인 경우에는 D0,D1에 모두 1이 출력됨을 의미한다.
이것은 패킷으로 된 IPC 데이타에 포함된 라우팅 주소가 쉬프트 레지스터(61)를 통해 메모리(62)의 어드레스 라인으로 인가되고, 인가된 어드레스에 의해 메모리(62)에 미리 저장된 정보가 데이타 라인 D0, D1으로 출력되게 함으로써, 이 정보를 쉬프트 레지스터(61)에서 출력되는 플래그 동기 신호와 함께 조합하면 해당 IPC 메세지 프레임의 라우팅을 할 수가 있다.
즉, IPC 데이타가 쉬프트 레지스터(61)로 입력되면, 쉬프터 레지스터(61)는 도 8a와 같은 클럭(CLK)에 동기되어 IPC 데이타를 직렬로 쉬프트시키는데, 시작 플래그 신호는 도 8f와 같이 플래그 동기 신호로 출력되고, 시작 플래그 다음에 오는 비트 0의 라우팅 주소(RA0)와 비트 1의 라우팅 주소(RA1)는 도 8b, 도 8c에서와 같이 플래그 동기 신호에 맞춰 메모리(62)의 어드레스 라인으로 제공된다.
그리고, 메모리(62)에는 데이타가 도 7과 같이 저장되어 있으므로 노드 1의 RXEN1* 단자(D0)로는 비트 0의 라우팅 주소와 똑같은 데이타 값이 도 8d에서와 같이 출력되고, 노드 2의 RXEN2* 단자(D1)로는 비트 1의 라우팅 주소와 똑같은 데이타가 도 8e에서와 같이 출력된다.
이때, 플래그 동기 신호가 도 8f에서와 같이 로우인 동기 구간에서 감지되는 RXEN* 신호가 로우인 경우에 그 RXEN* 신호가 유효한 것으로 보면된다.
따라서, 노드 1의 RXEN1*가 유효하므로 라우팅 주소 다음에 오는 IPC 메세지는 노드 1으로 라우팅되면 된다.
그리고, 상기 메모리(62)의 어드레스 0 번지에는 D0와 D1 모두 0가 저장되어 있는데, 만일 이 어드레스와 일치하는 라우팅 주소가 입력되는 경우에는 라우팅 주소 다음에 오는 IPC 메세지는 노드 1, 노드 2 모두로 동시에 라우팅이 이루어지도록 한다.
이 경우를 멀티캐스팅(Multicasting) 라우팅이라고 한다.
한편, 본 발명의 실시예에서는 라우팅 주소를 2비트로 가정하고 노드 수도 2개로 가정하였으나, 마찬가지로 메모리의 데이타 버스폭이 8비트이고, 어드레스 라인이 16비트 이상인 메모리를 사용하여 동일한 방법으로 구성하면, 라우팅 주소 16비트, 특성 비트 2비트인 경우에도 구현이 가능하다.
또한, 메모리의 내부 저장 정보를 변경함에 따라서 자유롭게 별도의 하드웨어 변경없이 각 노드의 라우팅 방법의 변경이 가능하다.
이상에서와 같이 본 발명에 따른 IPC 메세지 라우팅 장치에 의하면, 프로그램이 가능한 롬, 램과 같은 메모리를 사용함으로써, 각 노드의 라우팅 방법 변경시 별도의 하드웨어 변경없이 메모리의 내용만 바꾸면 가능하다.
특히, DPRAM을 사용하게 되면 운용중 프로그램에 의해 온-라인 상에서의 라우팅 방식 변경도 가능하다.
또한, 8개 노드를 1 보드에 집적 수용하는 경우에도 8비트 메모리 1개만 가지고 라우팅 기능의 구현이 가능하므로 하드웨어 구조가 단순하고 그 규모가 적으며, 메모리의 억세스 속도에 따라서 RXEN* 발생 시점이 일정하여 회로에 보다 안정된 동작을 확보할 수 있다.

Claims (6)

  1. 노드를 이용하여 프로세서간에 주고받는 프로세서간 통신(IPC) 메세지를 해당 노드로 라우팅하는 IPC 메세지 라우팅 장치에 있어서,
    패킷으로 된 IPC 데이타가 입력되면 쉬프트에 의해 플래그 동기 신호와 라우팅 주소를 순차적으로 출력하는 쉬프트 레지스터와,
    상기 쉬프트 레지스터에서 출력되는 라우팅 주소를 어드레스 라인으로 제공받고 해당 어드레스에 저장된 데이타를 출력하여 IPC 메세지가 수신될 노드를 지정하는 프로그램 가능한 메모리를 포함하여 구성됨을 특징으로 하는 프로세서간 통신 메세지 라우팅 장치.
  2. 제 1 항에 있어서, 상기 쉬프트 레지스터는
    IPC 데이타에 포함된 시작 플래그 신호를 플래그 동기 신호로 출력함을 특징으로 하는 프로세서간 통신 메세지 라우팅 장치.
  3. 제 1 항에 있어서, 상기 메모리는
    플래그 동기 신호의 임의의 동기 구간에서 감지되는 노드를 IPC 메세지가 수신될 노드로 결정함을 특징으로 하는 프로세서간 통신 메세지 라우팅 장치.
  4. 제 1 항에 있어서, 상기 메모리는
    어드레스 0 번지에 모두 0 데이타를 저장하고 입력되는 라우팅 주소가 이 어드레스와 일치하는 경우에 멀티캐스팅 라우팅을 수행함을 특징으로 하는 프로세서간 통신 메세지 라우팅 장치.
  5. 제 1 항에 있어서,
    각 노드의 라우팅 변경은 메모리의 데이타만 변경하면 가능함을 특징으로 하는 프로세서간 통신 메세지 라우팅 장치.
  6. 제 1 항에 있어서, 상기 메모리는
    운용중 프로그램에 의해 온-라인 상에서 라우팅 변경이 가능함을 특징으로 하는 프로세서간 통신 메세지 라우팅 장치.
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