KR200193481Y1 - 에이티엠 교환기의 셀 바운더리 버스 매칭 장치 - Google Patents

에이티엠 교환기의 셀 바운더리 버스 매칭 장치 Download PDF

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Abstract

본 고안은 데이터 처리 속도를 향상시킬 수 있도록 하는 ATM 교환기의 셀 바운더리 버스 매칭 장치에 관한 것이다.
종래에는 데이터 처리에 많은 클럭이 소요되어 고주파수를 이용하게 되므로 회로가 불안정하고, 바이트 단위로 데이터를 처리하고 데이터를 전송할 때마다 각각의 FIFO 상태를 체크하여 동작하기 때문에 처리 속도가 느려지게 되는 문제점이 있다. 또한, 두 개의 FIFO와 두 개의 레지스터를 이용하여 버스 매칭 장치를 구현하기 때문에 시스템이 복잡하고, 시스템을 구현하는 데 소요되는 비용이 많아지는 문제점이 있다.
본 고안은 데이터를 처리하는 데 소요되는 클럭의 수를 줄여 저주파수를 사용함으로써, 회로를 안정화시킨다. 그리고, 셀 단위로 데이터를 처리함으로써, 데이터 처리 속도를 향상시키고, 한 개의 레지스터와 한 개의 FIFO를 이용하여 버스 매칭 장치를 구현함으로써, 시스템의 구성을 간략화하고, 시스템을 구현하는 데 소요되는 비용을 줄일 수 있게 된다.

Description

에이티엠 교환기의 셀 바운더리 버스 매칭 장치{apparatus for cell boundary bus matching in ATM switching system}
본 고안은 ATM(Asynchronous Transfer Mode) 교환기의 셀 바운더리 버스 매칭 장치에 관한 것으로서, 특히 데이터 처리 속도를 향상시키고, 비용을 절감시킬 수 있도록 하는 ATM 교환기의 셀 바운더리 버스 매칭 장치에 관한 것이다.
일반적으로 ATM 교환기는 시스템 각 부분들 사이에 데이터를 전송하는 버스를 구비하고 있는 데, 데이터 처리 용량에 따라 8비트 데이터를 처리할 수 있는 버스와 16비트 데이터를 처리할 수 있는 버스와 32비트 데이터를 처리할 수 있는 버스와 64비트 데이터를 처리할 수 있는 버스로 구분될 수 있다.
전술한 바와 같이, 데이터 처리 용량이 서로 다른 버스간에 데이터 전송이 원활하게 이루어지도록 하기 위해서는 상호 버스간의 인터페이스를 매칭시킨 후 데이터를 전송한다.
예를 들어, 8비트 데이터를 처리할 수 있는 버스와 16비트 데이터를 처리할 수 있는 버스의 인터페이스를 매칭시키려면, 8비트 데이터를 처리할 수 있는 버스로부터 입력되는 8비트 데이터를 16비트 데이터로 변환하여 16비트 데이터를 처리할 수 있는 버스로 전송한다.
도 1은 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치의 구성을 나타내는 도로, 예시적으로 8비트 데이터를 처리할 수 있는 버스와 16비트 데이터를 처리할 수 있는 버스의 인터페이스를 매칭하는 장치를 보인 도이다.
도 1에 도시하는 바와 같이, 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치는, 제 1 FIFO(First In-First Out)(10)와, 제 1 레지스터(20)와, 제 2 레지스터(30)와, 제 2 FIFO(40)와, PLD(Programmable Logic Device)(50)와, 클럭 공급부(60)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 제 1 FIFO(10)는 8비트 데이터를 처리하는 메모리로, PLD(50)로부터 인가받은 WEN(Write Enable) 신호(F1) 및 REN(Read Enable) 신호(F1)에 따라 클럭 공급부(60)로부터 인가받은 클럭에 동기하여 입력단으로부터 바이트 바운더리 형태로 전송되는 데이터를 입력받아 저장하고 있다가 제 1 레지스터(20)와 제 2 레지스터(30)로 데이터를 전송한다.
제 1 레지스터(20)와 제 2 레지스터(30)는 PLD(50)로부터 인가받은 WEN 신호(R1, R2)에 따라 클럭 공급부(60)로부터 인가받은 클럭에 동기하여 제 1 FIFO(10)로부터 8비트 단위로 전송되는 데이터를 번갈아가며 입력받아 일시 저장하고 있다가 제 2 FIFO(40)로 전송한다.
제 2 FIFO(40)는 16비트 데이터를 처리하는 메모리로, PLD(50)로부터 인가받은 WEN 신호(F2) 및 REN 신호(F2)에 따라 클럭 공급부(60)로부터 인가받은 클럭에 동기하여 제 1 레지스터(20)와 제 2 레지스터(30)로부터 전송되는 8비트 단위의 데이터를 16비트 데이터로 입력받아 처리한다.
PLD(50)는 제 1 FIFO(10)와, 제 2 FIFO(40)로부터 입력받은 상태 신호{AF(Almost Full) 신호, AE(Almost Empty) 신호}에 의거하여 제 1 FIFO(10)와, 제 1 레지스터(20)와, 제 2 레지스터(30)와 제 2 FIFO(40)로 WEN 신호(F1, R1, R2, F2) 또는 REN 신호(F1, F2)를 인가하여 데이터 입출력을 제어한다.
클럭 공급부(60)는 시스템의 동기화를 위해 제 1 FIFO(10)와, 제 1 레지스터(20)와, 제 2 레지스터(30)와, PLD(50)와, 제 2 FIFO(40)에 클럭 신호를 공급해준다.
도 2는 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치에 적용되는 타이밍 도로, (가)는 클럭 공급부(60)에서 제 1 FIFO(10)와, 제 1 레지스터(20)와, 제 2 레지스터(30)와. PLD(50)와, 제 2 FIFO(40)에 공급하는 클럭의 타이밍 도이고, (나) 내지 (라)는 해당 데이터 버스(A 내지 C)를 통해 데이터가 전송되는 타이밍 도이고, (마) 및 (바)는 각각의 레지스터(20, 30)가 데이터 버스(A)를 통해 전송되는 데이터를 번갈아가며 입력받아 저장할 수 있도록 PLD(50)에서 각각의 레지스터(20, 30)로 공급하는 WEN 신호의 타이밍 도이다. 그리고, (사)는 제 2 FIFO(40)가 데이터 버스(B, C)를 통해 입력되는 데이터를 저장할 수 있도록 PLD(50)에서 공급하는 WEN 신호의 타이밍 도이다.
이하에서는 도 1 및 도 2를 참조하여 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치에 대한 동작 과정을 살펴보기로 한다.
PLD(50)는 제 1 FIFO(10)로부터 AE(Almost Empty) 신호(F1)를 인가받으면, 제 1 FIFO(10)로 WEN 신호(F1)를 인에이블시켜 인가한다. 이에 따라, 제 1 FIFO(10)는 입력단으로부터 바이트 바운더리 형태로 전송되는 데이터를 바이트 단위로 입력받아 저장하고, 일정 수준까지 데이터가 저장되면 제 1 FIFO(10)의 상태를 알리기 위해 PLD(50)로 AF(Almost Full) 신호(F1)를 인에이블시켜 인가한다. 이에 따라, PLD(50)는 제 1 FIFO(10)로 인가되는 WEN 신호(F1)를 디스에이블시켜 제 1 FIFO(10)가 오버플로우(Overflow)되는 것을 방지하고, 제 1 FIFO(10)에는 REN 신호(F1)를 인에이블시켜 인가하고, 제 2 FIFO(40)에는 WEN 신호(F2)를 인에이블시켜 인가한다. 즉, AE 신호(F1)는 제 1 FIFO(10)가 더 이상 출력할 데이터가 없음을 PLD(50)에게 알려서 REN 신호(F1)를 디스에이블시키게 하고, AF 신호(F1)는 제 1 FIFO(10)에 데이터가 가득차서 더 이상 데이터를 입력받을 수 없음을 PLD(50)에게 알려서 WEN 신호(F1)를 디스에이블시키게 하는 일종의 경고(Alarm) 메시지이다.
전술한 바와 같이, PLD(50)로부터 인가받은 REN 신호(F1)에 따라 제 1 FIFO(10)는 데이터를 제 1 레지스터(20)와 제 2 레지스터(30)를 통해 제 2 FIFO(40)로 전송하고, 데이터가 거의 다 전송되면 PLD(50)로 AE 신호(F1)를 인가한다. 그리고, 제 2 FIFO(40)는 제 1 레지스터(20)와 제 2 레지스터(30)에서 전송되는 8비트 단위의 데이터를 입력받아 16비트 단위로 처리하는 데, 일정 수준까지 데이터가 저장되면 PLD(50)로 AF 신호(F2)를 인가한다.
이에 따라, PLD(50)는 제 1 FIFO(10)로 인가되는 REN 신호(F1)를 디스에이블시켜 제 1 FIFO(10)에서 제 1 레지스터(20)와 제 2 레지스터(30) 측으로 데이터가 전송되지 않도록 하고, 제 2 FIFO(40)로 인가되는 WEN 신호(F2)를 디스에이블시켜 제 2 FIFO(40)에 더 이상 데이터가 기록되지 않도록 하고, 제 2 FIFO(40)로 REN 신호(F2)를 인에이블시켜 인가한다. 이에 따라, 제 2 FIFO(40)는 16비트로 변환된 데이터를 16비트 데이터를 처리할 수 있는 버스측으로 전송하는 데, 데이터가 거의 다 전송되면 PLD(50)로 AE 신호(F2)를 인가한다.
한편, 제 1 레지스터(20)와 제 2 레지스터(30)는 PLD(50)로부터 인가되는 WEN 신호(R1, R2)에 의거하여 제 1 FIFO(10)로부터 전송되는 데이터를 번갈아가며 입력받아 일시 저장하는 데, 데이터 버스(A)를 통해 8비트 단위의 데이터가 제 1 레지스터(20)와 제 2 레지스터(30)에 도착했을 때, PLD(50)로부터 WEN 신호를 인가받은 레지스터가 도착한 데이터를 기록한다. 즉, 제 1 레지스터(20)에 WEN 신호(R1)가 인에이블되어 인가되면 제 1 레지스터(20)가 도착한 데이터를 기록하고, 제 2 레지스터(30)에 WEN 신호(R2)가 인에이블되어 인가되면 제 2 레지스터가 도착한 데이터를 기록한다. 여기서, PLD(50)는 제 1 레지스터(20)와 제 2 레지스터(30)에 번갈아가며 WEN 신호를 인에이블시켜 인가하는 데, 하나의 레지스터에 WEN 신호를 인에이블시켜 인가할 때 나머지 레지스터로 인가되는 WEN 신호는 디스에이블시킨다.
도 2에 도시하는 바와 같이, 첫 번째 클럭에서 데이터 버스(A)를 통해 첫 번째 데이터(A)가 각각의 레지스터(20, 30)에 도착했을 때, 제 1 레지스터(20)는 PLD(50)로부터 인가받은 WEN 신호(R1)에 따라 첫 번째 데이터(A)를 입력받아 저장하고, 두 번째 클럭에서 제 2 레지스터(30)는 PLD(50)로부터 인가받은 WEN 신호(R2)에 따라 데이터 버스(A)를 통해 제 1 FIFO(10)로부터 전송되는 두 번째 데이터(B)를 입력받아 저장한다. 이때, 제 1 레지스터(20)는 첫 번째 데이터(A)를 그대로 가지고 있다. 그리고, 세 번째 클럭에서 제 1 레지스터(20)는 PLD(50)로부터 인가받은 WEN 신호(R1)에 따라 데이터 버스(A)를 통해 제 1 FIFO(10)로부터 전송되는 세 번째 데이터(C)를 입력받아 저장하고, 제 2 FIFO(40)는 PLD(50)로부터 인가받은 WEN 신호(F2)에 따라 데이터 버스(B)를 통한 첫 번째 데이터(A)와 데이터 버스(C)를 통해 제 2 레지스터(30)로부터 전송되는 두 번째 데이터(B)를 입력받는다.
이상에서 살펴본 바와 같이, 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치는 2개의 데이터가 제 2 FIFO(40)에 저장되는 데 3개의 클럭이 필요하게 되므로, 고주파수를 이용하게 되어 회로가 불안정해지는 문제점이 있다.
또한, 종래에는 바이트 단위로 데이터를 처리하고, 데이터를 전송할 때마다 각각의 FIFO(10, 40) 상태를 체크하여 동작하기 때문에 처리 속도가 느려지게 되는 문제점이 있다.
또한, 두 개의 FIFO(10, 40)와 두 개의 레지스터(20, 30)를 이용하여 버스 매칭 장치를 구현하기 때문에 시스템이 복잡하고, 시스템을 구현하는 데 소요되는 비용이 많아지는 문제점이 있다.
본 고안은 전술한 문제점을 해결하기 위해 안출된 것으로서, 데이터를 처리하는 데 소요되는 클럭의 수를 줄여 저주파수를 사용함으로써, 회로를 안정화할 수 있도록 하는 ATM 교환기의 셀 바운더리 버스 매칭 장치를 제공함에 그 목적이 있다.
본 고안의 다른 목적은 셀 단위로 데이터를 처리함으로써, 데이터 처리 속도를 향상시키고, 필요한 FIFO의 수를 줄일 수 있도록 함에 있다.
본 고안의 또 다른 목적은 PLD의 논리(Logic)를 효과적으로 구형하여 한 개의 레지스터를 이용하여 버스 매칭 장치를 구현함으로써, 시스템의 구성을 간략화하고, 시스템을 구현하는 데 소요되는 비용을 줄일 수 있도록 함에 있다.
도 1은 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치의 구성을 나타내는 도.
도 2는 종래 ATM 교환기의 바이트 바운더리 버스 매칭 장치에 적용되는 타이밍 도.
도 3은 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치의 구성을 나타내는 도.
도 4는 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치에 적용되는 타이밍 도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
110. 레지스터, 120. FIFO,
130. PLD, 140. 클럭 공급부
전술한 목적을 달성하기 위한 본 고안의 ATM 교환기의 셀 바운더리 버스 매칭 장치는, WEN 신호에 의거하여 입력단으로부터 셀 바운더리 형태로 전송되는 데이터를 소정 비트 단위로 입력받아 일시 저장하는 레지스터와; WEN 신호에 의거하여 상기 입력단으로부터 소정 비트 단위로 직접 전송되는 데이터와 상기 레지스터로부터 전송되는 데이터를 입력받아 저장하고, REN 신호에 의거하여 저장되어 있는 데이터를 출력하는 FIFO부와; 상기 FIFO부로부터 인가받은 FIFO 상태 신호에 따라 상기 FIFO부로 인가되는 상기 WEN 신호 및 REN 신호를 제어하고, 상기 레지스터로 인가되는 상기 WEN 신호를 제어하는 제어부를 구비하여 이루어진다.
그리고, 입출력되는 데이터의 동기를 맞추기 위해 상기 레지스터, FIFO부 및 제어부에 주기적으로 클럭을 공급하는 클럭 공급부를 더 구비하여 이루어지는 것을 특징으로 한다.
여기서, 상기 제어부는, 상기 FIFO부에 데이터를 저장시킬 때, 상기 레지스터와 FIFO부에 번갈아가며 WEN 신호를 인에이블시켜 인가하여 상기 레지스터로 입력되는 데이터를 한 클럭 지연시키고, 상기 입력단으로부터 소정 비트 단위로 전송되는 데이터와 상기 레지스터에 의해 한 클럭 지연되어 전송되는 데이터를 동시에 상기 FIFO부에 저장시키는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 고안의 바람직한 실시예에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치에 대해서 상세하게 설명한다.
도 3은 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치의 구성을 나타내는 도로, 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치는 레지스터(110)와, FIFO(120)와, PLD(130)와, 클럭 공급부(140)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 레지스터(110)는 PLD(130)로부터 인가되는 WEN 신호(R)에 따라 클럭 공급부(140)로부터 인가받은 클럭에 동기하여 입력단으로부터 셀 바운더리 형태로 전송되는 데이터를 8비트 단위로 입력받아 일시 저장하고 있다가 FIFO(120)로 전송하는 데, PLD(130)로부터 WEN 신호(R)가 인에이블되어 인가되면 데이터 버스(A)를 통해 전송되는 데이터를 입력받는다.
FIFO(120)는 16비트 데이터를 처리하는 메모리로, PLD(130)로부터 인가받은 WEN 신호(F) 및 REN 신호(F)에 따라 클럭 공급부(140)로부터 인가받은 클럭에 동기하여 입력단으로부터 8비트 단위로 직접 전송되는 데이터와, 레지스터(110)로부터 전송되는 8비트 단위의 데이터를 입력받아 16비트 데이터를 처리할 수 있는 버스측으로 전송한다.
PLD(130)는 FIFO(120)로부터 인가받은 상태 신호(AF 신호, AE 신호)에 따라 FIFO(120)로 인가되는 WEN 신호(F) 및 REN 신호(F)를 제어하여 FIFO(120)의 데이터 입출력을 제어한다. 그리고, FIFO(120)로부터 인가받은 상태 신호(AF 신호, AE 신호)에 따라 레지스터(110)로 인가되는 WEN 신호(R)를 제어하여 레지스터(110)에 데이터를 입력시킨다. 또한, PLD(130)는 FIFO(120)로부터 인가받은 AE 신호에 의거하여 FIFO(120)로 데이터를 입력시킬 때, FIFO(120)와 레지스터(110)에 WEN 신호를 인에이블시켜 인가함으로써, FIFO(120)가 입력단으로부터 직접 전송되는 데이터와, 레지스터(110)를 통해 전송되는 데이터를 입력받을 수 있게 한다.
클럭 공급부(140)는 시스템의 동기화를 위해 레지스터(110)와, FIFO(120)와, PLD(130)에 클럭 신호를 공급해준다.
도 4는 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치에 적용되는 타이밍 도로, (가)는 클럭 공급부(140)에서 레지스터(110)와, FIFO(120)와. PLD(130)에 공급하는 클럭의 타이밍 도이고, (나) 및 (다)는 해당 데이터 버스(A 및 B)를 통해 데이터가 전송되는 타이밍 도이고, (라) 및 (마)는 레지스터(110)와 FIFO(120)가 해당 데이터 버스(A, B)를 통해 전송되는 데이터를 입력받아 저장할 수 있도록 PLD(130)에서 레지스터(110)와 FIFO(120)로 공급하는 WEN 신호의 타이밍 도이다.
이하에서는 도 3 및 도 4를 참조하여 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치에 대한 동작 과정을 살펴보기로 한다.
FIFO(120)로부터 AE 신호를 인가받으면 PLD(130)는 FIFO(120)로 WEN 신호(F)를 인에이블시켜 인가한다. 이에 따라, FIFO(120)는 입력단으로부터 셀 바운더리 형태로 전송되는 8비트 단위의 데이터와, 레지스터(110)로부터 전송되는 8비트 단위의 데이터를 입력받는 데, 일정 수준까지 데이터가 저장되면 PLD(130)로 AF 신호를 인가한다.
이와 같이, FIFO(120)로부터 AF 신호를 인가받은 PLD(130)는 FIFO(120)로 인가되는 WEN 신호(F)를 디스에이블시켜 FIFO(120)가 오버플로우되는 것을 방지하고, FIFO(120)에 REN 신호(F)를 인에이블시켜 인가한다.
이에 따라, FIFO(120)는 16비트 단위로 변환된 데이터를 16비트 데이터를 처리할 수 있는 버스 측으로 전송하는 데, 데이터가 거의 다 전송되면 PLD(130)로 AE 신호를 인가한다.
그리고, FIFO(120)로부터 AE 신호를 인가받은 PLD(130)는 FIFO(120)로 인가되는 REN 신호(F)를 디스에이블시켜 데이터가 출력되는 것을 방지하고, FIFO(120)로 WEN 신호(F)를 인에이블시켜 인가한다.
앞서 설명한 바와 같이, FIFO(120)가 PLD(130)로부터 인가받은 WEN 신호(F)에 의거하여 입력단으로부터 8비트 단위로 전송되는 데이터와 레지스터(110)로부터 전송되는 8비트 단위의 데이터를 입력받을 때, 레지스터(110)는 입력단으로부터 8비트 단위로 전송되는 데이터를 입력받아 FIFO(120)로 전송하는 데, PLD(130)로부터 WEN 신호(R)가 인에이블되어 인가되면 데이터 버스(A)를 통해 8비트 단위로 전송되는 데이터를 입력받는다.
여기서, PLD(130)는 레지스터(110)와 FIFO(120)에 WEN 신호를 인에이블시켜 인가하는 데, 먼저, 레지스터(110)에 WEN 신호(R)를 인에이블시켜 인가하여 데이터 버스(A)를 통해 전송되는 데이터가 레지스터(110)에 래치되도록 하고, 다음에 FIFO(120)에 WEN 신호(F)를 인에이블시켜 인가하여 데이터 버스(B)를 통해 레지스터(110)로부터 1클럭 지연되어 전송되는 데이터와 데이터 버스(A)를 통해 입력단으로부터 직접 전송되는 데이터가 FIFO(120)에 기록되게 한다.
도 4에 도시하는 바와 같이, 첫 번째 클럭에서 입력된 첫 번째 데이터(A)가 데이터 버스(A)를 통해 레지스터(110)와 FIFO(120)에 도착했을 때, PLD(130)에서 WEN 신호(R)를 인에이블시켜 레지스터(110)에 인가하고, FIFO(120)에 인가되는 WEN 신호(F)를 디스에이블시켜, 첫 번째 데이터(A)는 레지스터(110)에 저장되고, FIFO(120)에는 저장되지 못한다.
그리고, 두 번째 클럭에서는 데이터 버스(B)를 통해 1클럭 지연된 첫 번째 데이터(A)가 FIFO(120)로 전송되고, 두 번째 데이터(B)가 데이터 버스(A)를 통해 레지스터(110)와 FIFO(120)에 도착하는 데, PLD(130)에서 레지스터(110)에 인가되는 WEN 신호(R)를 디스에이블시키고, WEN 신호(F)를 인에이블시켜 FIFO(120)에 인가하여, 두 번째 데이터(B)는 레지스터(110)에 저장되지 못하고, FIFO(120)에 직접 전송되어 저장된다. 이때, 데이터 버스(B)를 통해 1클럭 지연되어 전송된 첫 번째 데이터(A)가 두 번째 데이터(B)와 함께 FIFO(120)에 저장된다.
이상에서 살펴본 바와 같이, 본 고안에 따른 ATM 교환기의 셀 바운더리 버스 매칭 장치에서는 2개의 데이터가 FIFO(120)에 저장되기 위해 2개의 클럭이 소요된다.
본 고안의 ATM 교환기의 셀 바운더리 버스 매칭 장치는 전술한 실시예에 국한되지 않고 본 고안의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 고안의 ATM 교환기의 셀 바운더리 버스 매칭 장치에 따르면, 데이터를 처리하는 데 소요되는 클럭의 수를 줄여 저주파수를 사용함으로써, 회로가 안정화되는 효과가 있다.
그리고, 셀 단위로 데이터를 처리함으로써, 데이터 처리 속도가 향상되는 효과가 있다.
그리고, 한 개의 레지스터와 한 개의 FIFO를 이용하여 버스 매칭 장치를 구현함으로써, 시스템의 구성을 간략화하고, 시스템을 구현하는 데 소요되는 비용을 줄일 수 있는 효과가 있다.

Claims (3)

  1. WEN(Write Enable) 신호에 의거하여 입력단으로부터 셀 바운더리 형태로 전송되는 데이터를 소정 비트 단위로 입력받아 일시 저장하는 레지스터와;
    WEN 신호에 의거하여 상기 입력단으로부터 소정 비트 단위로 직접 전송되는 데이터와 상기 레지스터로부터 전송되는 데이터를 입력받아 저장하고, REN(Read Enable) 신호에 의거하여 저장되어 있는 데이터를 출력하는 FIFO부와;
    상기 FIFO부로부터 인가받은 FIFO 상태 신호에 따라 상기 FIFO부로 인가되는 상기 WEN 신호 및 REN 신호를 제어하고, 상기 레지스터로 인가되는 상기 WEN 신호 및 CLKEN 신호를 제어하는 제어부를 구비하여 이루어지는 에이티엠 교환기의 셀 바운더리 버스 매칭 장치.
  2. 제 1항에 있어서, 입출력되는 데이터의 동기를 맞추기 위해 상기 레지스터, FIFO부 및 제어부에 주기적으로 클럭을 공급하는 클럭 공급부를 더 구비하여 이루어지는 것을 특징으로 하는 에이티엠 교환기의 셀 바운더리 버스 매칭 장치.
  3. 제 1항에 있어서, 상기 제어부는,
    상기 FIFO부에 데이터를 저장시킬 때, 상기 레지스터와 FIFO부에 WEN 신호를 인에이블시켜 인가하여 상기 레지스터로 입력되는 데이터를 한 클럭 지연시키고, 상기 입력단으로부터 소정 비트 단위로 전송되는 데이터와 상기 레지스터에 의해 한 클럭 지연되어 전송되는 데이터를 동시에 상기 FIFO부에 저장시키는 것을 특징으로 하는 에이티엠 교화기의 셀 바운더리 버스 매칭 장치.
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