KR19980024989A - 레지스터 사이에 배치된 조합 블록을 가진 회로 장치 - Google Patents

레지스터 사이에 배치된 조합 블록을 가진 회로 장치 Download PDF

Info

Publication number
KR19980024989A
KR19980024989A KR1019970048907A KR19970048907A KR19980024989A KR 19980024989 A KR19980024989 A KR 19980024989A KR 1019970048907 A KR1019970048907 A KR 1019970048907A KR 19970048907 A KR19970048907 A KR 19970048907A KR 19980024989 A KR19980024989 A KR 19980024989A
Authority
KR
South Korea
Prior art keywords
input
output
register
value
combination block
Prior art date
Application number
KR1019970048907A
Other languages
English (en)
Inventor
볼프강 에커
Original Assignee
로더리히 네테부쉬, 롤프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로더리히 네테부쉬, 롤프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 로더리히 네테부쉬, 롤프 옴케
Publication of KR19980024989A publication Critical patent/KR19980024989A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Executing Machine-Instructions (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

회로 장치에서 입력 레지스터(RG1)와 출력 레지스터(RG2) 사이에 조합 블록(KBL)이 배치된다. 조합 블록(KBL) 앞에 접속된 입력 레지스터(RG1)의 입력(E_RG1) 및 출력(A_RG1)이 비교 유니트(COM)에 접속되며, 상기 비교 유니트는 입력 레지스터(RG1)의 입력 및 출력에서 값을 비교하고, 입력에서 신호값 변환이 나타날 때 조합 블록(KBL)의 출력값을 충전하기 위해 조합 블록 다음에 접속된 출력 레지스터(RG2)로 제어 신호를 송출한다. 상기 방식에 의해, 동작에 필요한 회로 장치의 전파 시간이 일정한 값 조합시 감소될 수 있다.

Description

레지스터 사이에 배치된 조합 블록을 가진 회로 장치
본 발명은 레지스터 사이에 배치된 조합 블록을 구비한 회로 장치에 관한 것이다.
동기 회로의 개발시, 레지스터들(이하 입력 레지스터(RG1) 및 출력 레지스터(RG2)라 함) 사이에 소위 조합 블록(KBL)(조합 회로라고도 언급됨, 도 1 및 2 참조)이 배치된다. 물리적인 셋업- 및 홀드 시간을 지키기 위해, 조합 블록 및 레지스터를 배치하는 3가지 원칙이 있다.
- 조합 블록(KBL)을 통한 값 변동의 전파시간/지연시간(KBL-VZ)은 클록 주기에서 셋업 시간(셋업/홀드-VZ) 및 레지스터(RG)를 통한 신호 전파 시간(RG-VZ)을 뺀 값 보다 작다. 이것은 도 1에 도시된다. 입력 레지스터(RG1)와 출력 레지스터(RG2) 사이에 하나의 조합 블록(KBL)이 접속된다. 레지스터(RG1) 및 (RG2)는 클록 신호(T)로 제어된다.
- 조합 블록(KBL)을 통한 값 변동의 전파 시간은 클록 신호(T)의 클록 주기 보다 팩터 N 만큼 더 크다. 그러나, 결과는 제 1 N 클록신호 후에 조합 블록(KBL) 다음에 있는 출력 레지스터(RG2)의 출력에서 탭 된다.
- 조합 블록(KBL)을 통한 값 변동의 전파 시간은 클록 신호(T)의 클록 주기 보다 팩터(N) 만큼 더 크다. 그러나, 결과는 제 1 N 클록신호 후에 조합 블록(KBL) 다음에 있는 출력 레지스터(RG2)내로 저장된다. 이것을 위해, 출력 레지스터(RG2)의 인에이블 단자(EN)가 제어회로(CON)에 의해 발생된, N-클록신호 만큼 지연된 펄스에 의해 제어된다. 이것은 도 2에 도시된다.
조합 회로(KBL)의 전파 시간은, 언제나 마지막으로 가능한 출력에서의 신호 변동이 전파 시간을 결정하도록 설계된다. 이러한 설계 방식은, 동작시에는 언제나 상기의 경우가 나타난다는 생각에서 출발된다.
그러나, 조합 회로의 정해진 입력 신호가 변동되지 않으면, 전파 시간에 미치는 상기 입력 신호의 영향을 고려하지 않아도 된다. 입력 신호중에서 조합 회로의 전파 시간을 결정하는 입력 신호를 고려하는 경우에는, 전파 시간이 상기 조합 회로에 의해 감소된다.
독일 특허 명세서 제 36 06 406호에는 조합 블록을 가진 회로 장치가 공지되어 있으며, 상기 장치에서 조합 블록의 출력 신호는 조합 블록 다음에 접속된 출력 레지스터로 전달된다.
또한, 유럽 특허 출원 공개 명세서 제 04 56 399호에는 조합 블록 및 메모리 유니트를 포함하는 회로가 공지되어 있다.
본 발명의 목적은, 전술한 효과를 최대로 이용하고, 이벤트에 의존하는 값을 조합 회로의 출력에서 얻어내는 것이다.
도 1 및 2는 선행기술에 따른 회로장치의 개략적인 회로도.
도 3은 본 발명에 따른 회로 장치의 개략적인 회로도.
도 4는 본 발명의 적용례.
* 도면의 주요 부분에 대한 부호의 설명 *
ADD: 가산기 A_RG1 : 출력값
CON : 제어 회로 EN : 인에이블 단자
E_RG1 : 입력값 KBL : 조합 블록
LSB : 낮은 값의 바이트 MSB : 높은 값의 바이트
OP1, OP2 : 연산수 RG1 : 입력 레지스터
RG2 : 출력 레지스터 T : 클록 신호
상기 목적은, 조합 블록 앞에 접속된 입력 레지스터의 입력 및 출력이 비교 유니트에 접속되고, 상기 비교 유니트는 입력 레지스터의 입력값 및 출력값을 비교하며, 입력에서 신호값이 변동될 때 조합 블록의 출력값을 충전하기 위해 조합 블록 다음에 접속된 출력 레지스터에 제어 신호를 전달하는 것을 특징으로 하는 회로 장치에 의해 달성된다.
본 발명의 실시예는 청구의 범위의 종속항에 기술된다.
본 발명은 도 3 및 도 4를 참조하여 하기에 자세히 설명된다.
여기서는, 클록 제어된 메모리 소자가 단 하나의 비트만을 기억하는지(이것은 플립플롭이라고도 함) 또는 다수의 비트를 기억할 수 있는 지와는 무관하게, 상기 메모리 소자를 레지스터(RG)라 한다. 여기서, 하나의 레지스터는 하나의 입력값을 받을 뿐만 아니라 부가로 또는 선택적으로 하나의 값을 세트시키거나, 리세트시키거나(예컨대, JK-플립플롭) 또는 조건부로 기억할 수 있는(이것은 인에이블을 가진 플립플롭/레지스터라고 함) 메모리 소자를 의미한다. 또한, 레지스터는 부가의 비동기 세트 또는 리세트 입력을 가질 수 있다.
도 3은 본 발명에 따른 회로 장치의 개략적인 회로도이다. 입력 레지스터(RG1)의 입력값(E_RG1) 및 출력값(A_RG1)은 (적어도 부분적으로) 비교 유니트(COM)에서 비교된다. 상기 비교에 의해, 클록 신호(T)의 다음 클록 에지 후에 출력의 신호값 변동이 나타나는지, 나타난다면 어디에서 나타나는지가 확인된다. 그 다음에, 제어 회로(CON1)는 구성적으로, 신호값 변동에 의존하여 조합 회로(KBL) 다음의 출력 레지스터(RG2)를 제어하는 신호(R)를 발생시킨다. 필요하다면 부가적으로, 제어 회로(CON1)로부터 발생되는 상기 신호(R)는, 새로운 값이 언제 또는 여러 사이클 후에도 입력 레지스터(RG1)에 인가될 수 있는지를 지시하기 위해 사용될 수 있다.
도 4는, 전술한 본 발명을 입력 레지스터(RG1) 및 출력 레지스터(RG2) 사이에 배치된 가산기(ADD)에 사용한 예를 보여준다. 입력 레지스터(RG1)는 2개의 4바이트 입력(OP1, OP2) 및 하나의 4바이트 출력(AG)을 갖는다. 가산기(ADD)는 순수하게 조합적으로 구성된다.
입력 레지스터(RG1)의 입력 및 출력에 있는 연산수(OP1 및 OP2)의 낮은 값의 2개의 각 바이트(LSB로 언급됨; 높은 값의 바이트는 MSB로 언급됨)는 XOR 회로(XOR)내에서 비트 방식으로 XOR 결합된다. 값이 상이한 경우에는 XOR 결합의 각 출력이 1이고, 그렇지 않은 경우에는 0이다. 하나의 NOR 작동은 XOR 결합의 모든 출력을 통해 하나의 NOR 회로에 의해 실행된다. XOR 결합의 출력이 동일하게 1이면, 즉 하부 비트에서 결과가 나타나면, 출력은 0이다. XOR 결합의 모든 출력이 0의 값을 갖는 경우에는, NOR 작동의 출력에 1의 값이 인가된다.
상기 1의 값이 한편으로, 출력 레지스터(RG2)의 인에이블 입력(EN)을 세팅하기 위해 하나의 회로(DFF)에서 지연됨으로써, 가산기(ADD)의 출력값이 다음 클록 신호(T)와 함께 출력 레지스터(RG2)에 저장될 수 있다. 상기 값은 다른 한편으로, 상기 값에 의존하여 입력 레지스터(RG1)의 입력값이 다른 하나의 클록을 유지할 수 있기 위해, 표시 문자(R)로서 전달된다. 상기 경우에는, NOR 작동의 출력에서 1클록 후에 값 1이 나타나게 되고, 결과는 1클록 후에 레지스터(RG2)내에 탭된다.
본 발명에 의해, 이벤트에 의존하는 값을 조합 회로의 출력에서 얻어낼 수 있다.

Claims (6)

  1. 레지스터(RG) 사이에 배치된 조합 블록(KBL)을 가진 회로 장치에 있어서, 조합 블록(KBL) 앞에 접속된 입력 레지스터(RG1)의 입력(E_RG1) 및 출력(A_RG1)이 비교 유니트(COM)에 접속되고, 상기 비교 유니트는 입력 레지스터(RG1)의 입력값 및 출력값을 비교하며, 입력에서 신호값이 변동될 때 조합 블록(KBL)의 출력값을 충전하기 위해 조합 블록 다음에 접속된 출력 레지스터(RG2)에 제어 신호를 전달하는 것을 특징으로 하는 회로 장치.
  2. 제 1항에 있어서,
    입력 레지스터(RG1)의 입력값 및 출력값이 동일할 때 출력 레지스터(RG2)의 인에이블 입력을 위한 전달 신호(R)가 제어 신호로부터 발생됨으로써, 상기 전달 신호가 다음 클록 신호(T)와 함께 조합 블록(KBL)의 출력값을 전달받는 것을 특징으로 하는 회로 장치.
  3. 제 1항 또는 제 2항에 있어서,
    - 조합 블록(KBL)이 가산기(ADD)로서 실행되고,
    - 입력 레지스터에 제공된 연산수(OP1, OP2)의 낮은 값의 바이트(LSB) 및 입력 레지스터(RG1)의 출력에 전달된, 저장된 연산수의 낮은 값의 바이트가 비교 유니트(COM)에서 비교되고, 값이 동일할 때 제어 신호가 발생되는 것을 특징으로 하는 회로 장치.
  4. 제 3항에 있어서,
    비교 유니트가 XOR-회로인 것을 특징으로 하는 회로 장치.
  5. 제 3항에 있어서,
    제어 회로(CON1)가 NOR-회로인 것을 특징으로 하는 회로 장치.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    전달 신호(R)가 릴리스를 위해 입력 레지스터에 제공되는 것을 특징으로 하는 회로 장치.
KR1019970048907A 1996-09-27 1997-09-26 레지스터 사이에 배치된 조합 블록을 가진 회로 장치 KR19980024989A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19639937A DE19639937C1 (de) 1996-09-27 1996-09-27 Schaltungsanordnung mit zwischen Registern angeordneten kombinatorischen Blöcken
DE19639937.8 1996-09-27

Publications (1)

Publication Number Publication Date
KR19980024989A true KR19980024989A (ko) 1998-07-06

Family

ID=7807190

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048907A KR19980024989A (ko) 1996-09-27 1997-09-26 레지스터 사이에 배치된 조합 블록을 가진 회로 장치

Country Status (6)

Country Link
US (1) US5999086A (ko)
EP (1) EP0833451B1 (ko)
JP (1) JP3626336B2 (ko)
KR (1) KR19980024989A (ko)
DE (2) DE19639937C1 (ko)
TW (1) TW417356B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498817B1 (en) * 1998-09-30 2002-12-24 Koninklijke Philips Electronics N.V. Circuit for processing data signals
EP2336166A1 (en) 2000-10-12 2011-06-22 University Of Rochester Compositions that inhibit proliferation of cancer cells
JP2002198488A (ja) * 2000-12-25 2002-07-12 Mitsubishi Electric Corp 半導体集積回路装置および設計方法
KR20100094569A (ko) 2002-02-06 2010-08-26 비코르 테크놀로지스 인코포레이티드 경색방지 분자
EP1575992A4 (en) 2002-08-05 2007-02-21 Univ Rochester CHIMERIC PROTEINS WITH PROTEIN TRANSDUCTION FIELD / DOMAINE DESAMINASE, ASSOCIATED COMPOUNDS AND CORRESPONDING USES
EP2631652A1 (en) 2005-04-05 2013-08-28 Corning Incorporated Label free biosensor
EP2371843B1 (en) 2005-05-19 2014-09-17 THE GOVERNMENT OF THE UNITED STATES OF AMERICA, as represented by the Secretary, Department of Health and Human Services Functional epitopes of streptococcus pneumoniae psaA antigen and uses thereof
US8080534B2 (en) 2005-10-14 2011-12-20 Phigenix, Inc Targeting PAX2 for the treatment of breast cancer
EP2392646A1 (en) 2005-10-14 2011-12-07 MUSC Foundation For Research Development Targeting PAX2 for the induction of DEFB1-mediated tumor immunity and cancer therapy
EP3034083B1 (en) 2006-09-21 2020-12-09 University of Rochester Antisense oligonucleotides for use in treating myotonic dystrophy
WO2008136852A2 (en) 2006-11-01 2008-11-13 University Of Rochester Methods and compositions related to the structure and function of apobec3g
US9381226B2 (en) 2007-02-08 2016-07-05 University Of Utah Research Foundation Methods and compositions related to inhibition of viral entry
WO2010019963A2 (en) 2008-08-15 2010-02-18 Georgetown University Na channels, disease, and related assays and compositions
US20120070443A1 (en) 2008-12-02 2012-03-22 University Of Utah Research Foundation Pde1 as a target therapeutic in heart disease
WO2011022502A1 (en) 2009-08-18 2011-02-24 Georgetown University Boronic acid compositions and methods related to cancer
JP2013507365A (ja) 2009-10-07 2013-03-04 サンフォード−バーナム メディカル リサーチ インスティテュート 血餅結合脂質化合物に関する方法および組成物
CA2784145A1 (en) 2009-12-18 2011-06-23 Sanford-Burnham Medical Research Institute Methods and compositions related to clot-binding compounds
WO2012135385A1 (en) 2011-03-28 2012-10-04 University Of Utah Research Foundation Methods and compositions related to inhibition of viral entry
US12025615B2 (en) 2017-09-15 2024-07-02 Arizona Board Of Regents On Behalf Of Arizona State University Methods of classifying response to immunotherapy for cancer
WO2021067550A1 (en) 2019-10-02 2021-04-08 Arizona Board Of Regents On Behalf Of Arizona State University Methods and compositions for identifying neoantigens for use in treating and preventing cancer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4039858A (en) * 1976-04-05 1977-08-02 Rca Corporation Transition detector
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US5055718A (en) * 1990-05-11 1991-10-08 Actel Corporation Logic module with configurable combinational and sequential blocks
EP0703530A3 (en) * 1994-09-21 1996-08-14 Texas Instruments Inc Detection in the change in logic state in a data processing system
JPH08241296A (ja) * 1995-03-06 1996-09-17 Mitsubishi Electric Corp 半導体集積回路

Also Published As

Publication number Publication date
JPH10124170A (ja) 1998-05-15
EP0833451A3 (de) 1999-10-20
DE59711822D1 (de) 2004-09-09
US5999086A (en) 1999-12-07
TW417356B (en) 2001-01-01
EP0833451B1 (de) 2004-08-04
JP3626336B2 (ja) 2005-03-09
EP0833451A2 (de) 1998-04-01
DE19639937C1 (de) 1998-03-12

Similar Documents

Publication Publication Date Title
KR19980024989A (ko) 레지스터 사이에 배치된 조합 블록을 가진 회로 장치
EP0337595A2 (en) Integrated circuit having a configurable terminal pin
US5638017A (en) Pulse width modulation circuit
KR960042413A (ko) 데이터 처리 시스템
KR100214399B1 (ko) 고속 동기 카운터 회로
KR950012058B1 (ko) 레지스터 제어 회로
CA2031961C (en) Variable shift register
EP0297581A3 (en) Pseudo-noise sequence generator
EP0839424B1 (en) Extended chip select reset apparatus and method
US5282210A (en) Time-division-multiplexed data transmission system
KR100223848B1 (ko) 반도체장치의 출력회로
KR100305027B1 (ko) 지연장치
KR100239437B1 (ko) 직렬 통신 인터페이스
KR0134273B1 (ko) 고성능 궤환 쉬프트 레지스터
KR0150958B1 (ko) 시분할 전송시스템에서의 휘도신호의 읽기시작 펄스 가변 지연회로
KR100199190B1 (ko) 데이타 포착회로
KR100657162B1 (ko) 프로그래머블 펄스폭 변조 회로
RU2183347C2 (ru) Сумматор с переменным модулем сложения
KR100278982B1 (ko) 데이타 입출력 제어회로
KR0178892B1 (ko) 클럭 다중화 회로
KR100273246B1 (ko) 스테이트머신에러수정장치
KR19990075209A (ko) 계수기
KR19980024848A (ko) 레지스터 사이에 배치된 조합 블록을 가진 회로 장치
KR19990014419U (ko) 입력신호의 지연회로
JPH0797743B2 (ja) 多数決論理回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application