JPH042236A - ブリッジ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はネットワーク間を結合するブリッジ装置に関
する。

（従来の技術） 一般に、ＬＡＮはブリッジ装置を介して他のＬＡＮに結
合されており、ＬＡＮ内の各端末装置間のデータ転送は
そのブリッジ装置によって制御されている。

ブリッジ装置は、端末装置間のデータ転送を制御するた
めに、アドレス検索テーブルを備えている。このアドレ
ス検索テーブルには、各端末装置のアドレス情報とその
各アドレスに対応したポート番号が登録されている。例
えば、ブリッジ装置が第１ボートで第１のＬＡＮに接続
され、第２ポートで第２のＬＡＮに接続されている場合
には、第１のＬＡＮに属している各端末装置のアドレス
には全てポート番号“１“が割り当てられ、第２のＬＡ
Ｎに属している各端末装置のアドレスには全てポート番
号°２”が割り当てられる。

ブリッジ装置は、ＬＡＮからフレームを受信すると、そ
の受信フレームに含まれる送信先アドレスに基づいてア
ドレス検索テーブルを検索し、その送信先アドレスに対
応するボート番号つまり送信先ボートを検出する。そし
て、その検出した送信先ボートへ受信フレームを送信す
る。これによって、複数のＬＡＮ間におけるデータ転送
が制御される。

このようなブリッジ装置の従来の典型的な構成を第２図
に示す。ここでは、１個のボートに対応する構成だけが
代表して示されている。

第２図に示されているように、従来のブリッジ装置は、
ＬＡＮの伝送媒体ｌとのインターフェースを行うメディ
アインターフェース回路２、フレーム受信制御回路８、
フレーム送信制御回路４、フレームが格納されるバッフ
７メモリ１３、アドレス検索テーブル１４、プログラム
メモリ１５、およびＣＰＵ１Ｂを備えている。

フレーム受信制御回路３は、シリアル／パラレル（Ｓ／
Ｐ）変換回路７、フレーム開始検出回路８、フレーム終
了検出回路９、およびバッファメモリ管理回路ＩＯを備
えている。このフレーム受信制御回路３において、メデ
ィアインターフェース回路２を介して受信したシリアル
データはシリアル／パラレル（Ｓ／Ｐ）変換回路７によ
ってパラレルデータに変換され、そしてバッファメモリ
１３に格納される。また、そのシリアルデータは、フレ
ーム開始検出回路８およびフレーム終了検出回路９にそ
れぞれ供給され、そのシリアルデータからフレームの開
始がフレーム開始検出回路８によって検出されると共に
、フレームの終了がフレーム終了検出回路９によフて検
出される。フレーム終了検出回路９によるフレーム終了
の検出は、バッファメモリ１３への１フレ一ム分のデー
タ格納が完了したことを意味している。このため、フレ
ーム終了検出回路９がフレームの終了を検出すると、Ｃ
ＰＵ１Ｂによるアドレス検索テーブル１４の検索処理が
開始される。

この検索処理においては、まず、ＣＰｏｌＢは、バッフ
ァメモリに格納された受信フレームに含まれている転送
先アドレス情報を読み出し、その転送先アドレスとアド
レス検索テーブル１４に登録されているアドレスとを比
較する。そして、一致したアドレスに対応するポート番
号を検出し、そのポート番号のボートを送信先ボートと
して受信フレームを送信する。

この様に、従来のブリッジ装置は、１フレ一ム分の受信
データがバッファメモリ１３に格納されるのを待ってア
ドレス検索を開始する構成である。

このため、フレームを受信してからその受信フレームを
送信するまでに比較的多くの時間が必要となり、充分な
データ転送効率が得られない欠点があった。

（発明が解決しようとする課題） 従来では、１フレ一ム分の受信データがバッファメモリ
に格納されるのを待ってアドレス検索を開始する構成で
あるので、フレームを受信してからその受信フレームを
送信するまでに比較的多くの時間が必要となり、充分な
データ転送効率が得られない欠点があった。

この発明はこのような点に鑑みてなされたもので、アド
レス検索の開始を早められるようにして、充分なデータ
転送効率が得られるブリッジ装置を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） この発明によるブリッジ装置は、ネットワーク間を結合
するものであり、端末装置のアドレス情報とその端末装
置に対応したポート番号を示す情報が登録されているア
ドレステーブルと、前記ネットワークから転送されるフ
レームを受信しその受信フレームを格納する格納手段と
、この格納手段に格納された受信フレームに含まれてい
るアドレス情報に基づいて前記アドレステーブルのアド
レスを検索し、前記受信フレームの送信先ボートを検出
するテーブル検索手段と、前記受信フレームのアドレス
情報が前記格納手段に格納されたことを検出して前記テ
ーブル検索手段へ起動開始信号を送信する検出手段とを
具備し、フレーム受信完了前にアドレス検索を開始する
ことを特徴とする。

（作用） このブリッジ装置においては、受信フレームのアドレス
情報が格納手段に格納された時、つまりフレーム受信完
了前にアドレス検索処理が開始される。このため、１フ
レ一ム分の受信データが格納されるのを待ってアドレス
検索を開始する従来の装置に比ベフレームを受信してか
らその受信フレームを送信するまでの時間を短くでき、
データ転送効率を向上することが可能になる。

（実施例） 以下、図面を参照して、この発明の詳細な説明する。

第１図にこの発明の一実施例に係わるブリッジ装置を示
す。ここでは、１個のボートに対応する構成だけが示さ
れている。

このブリッジ装置は、ＬＡＮの伝送媒体１とのインター
フェースを行うメディアインターフェース回路２、フレ
ーム送信制御回路４、フレームが格納されるバッファメ
モリ１３、アドレス検索テーブル１４、プログラムメモ
リ１５、およびＣＰＵ１Ｂを備えており第２図に示した
従来のブリッジ装置と同様の構成になっているが、第２
図のフレーム受信制御回路３の代わりに、フレーム受信
制御回路３０を備えている。

メディアインターフェース回路２は、ＬＡＮの伝送媒体
ｌに対応したデータのエンコード／デコード等を行う。

バッファメモリ１３は、送受信フレームを格納するため
に使用される。アドレス検索テーブル１４は、受信フレ
ームを送信すべき方路つまり送信先ポートを検出するた
めに使用されるものであり、各端末装置に割り当てられ
たアドレス情報と、各端末装置が接続されているボート
番号を示す情報が登録されている。ＣＰＵ１６は、この
ブリッジ装置全体の動作を制御するものであり、プログ
ラムメモリ１５に格納されたプログラムに従って動作す
る。

フレーム受信制御回路３０は、シリアル／パラレル（Ｓ
／Ｐ）変換回路７、フレーム開始検出回路８、フレーム
終了検出回路９、バッファメモリ管理回路ＩＯ５および
アドレス領域格納検出回路１９を備えている。

シリアル／パラレル（Ｓ／Ｐ）変換回路７は、メディア
インターフェース回路２を介して受信したシリアルデー
タをパラレルデータに変換するものであり、このパラレ
ルデータはバッフアメそり１３に格納される。

フレーム開始検出回路８はメディアインターフェース回
路２を介して受信したシリアルデータからフレームの開
始を検出し、フレームの開始をバッファメモリ管理回路
１０に通知する。フレーム終了検出回路９はメディアイ
ンターフェース回路２を介して受信したシリアルデータ
からフレームの終了を検出し、フレームの終了をバッフ
アメそり管理回路１０およびＣＰＵ１Ｂに通知する。

バッファメモリ管理回路１０は、フレームの開始および
終了位置に基づいてバッファメモリ１３における受信フ
レームの格納アドレスを管理する。

アドレス領域格納検出回路１９は、フレームに含まれて
いるアドレス情報の最後までシリアルデータを受信した
か否かに応じて、受信フレームに含まれるアドレス領域
（転送元アドレスおよび送信先アドレス）がバッファメ
モリ１３に格納されたことを検出するためのものであっ
て、検出時にはアドレス情報の格納が完了したことを示
す信号をＣＰＵ１Ｂに供給する。

次に、第１図に示したブリッジ装置の動作を説明する。

メディアインターフェース回路２を介して受信されたシ
リアルデータは、シリアル／パラレル（Ｓ／Ｐ）変換回
路７によってパラレルデータに変換されると共に、フレ
ーム開始検出回路８に供給され、そこでフレームの開始
が検出される。このフレームの開始はバッファメモリ管
理回路１０に通知されて、このバッファメモリ管理回路
１０によって受信フレームを格納するバッファメモリ１
３のアドレスが特定される。受信フレームは、バッファ
メモリ１３のその特定されたアドレス位置から格納され
始める。

そして、受信フレームのアドレス情報（送信元アドレス
および送信先アドレス）がバッファメモリ１３に格納さ
れたことがアドレス領域格納検出回路１９によって検出
されると、ＣＰＵ１６はバッファメモリ１３からアドレ
ス情報を読み出し、その読み出したアドレスに基づいて
アドレス検索テーブル１４の登録アドレスを検索する。

この検索処理において、送信先アドレスに一致する登録
アドレスが検出されると、その登録アドレスに対応した
ポート番号が送信先ボートとして決定される。

そして、１フレ一ム分のデータ全てがバッファメモリ１
３に格納されたことがフレーム終了検出回路９によって
検出されると、ＣＰＵ１Ｂは、バッファメモリ１３から
受信フレームを読み出して、それを送信先ボートに対応
するフレーム送信制御回路４に転送する。これによって
、受信フレームは、送信先ボートから相手端末が存在す
るＬＡＮへ送信される。

この様に、このブリッジ装置においては、受信フレーム
のアドレス情報がバッファメモリ１３に格納された時、
つまりフレーム受信完了前にアドレス検索処理が開始さ
れる。このため、１フレ一ム分の受信データが格納され
るのを待ってアドレス検索を開始する従来の装置に比ベ
フレームを受信してからその受信フレームを送信するま
での時間を短くでき、データ転送効率を向上することが
可能になる。

尚、第１図に示したフレーム受信制御回路３０とフレー
ム送信制御回路４はそれぞれポートと同数存在するもの
である。

［発明の効果］ 以上のように、この発明によれば、アドレス検索の開始
時期を早めることができるので、充分なデータ転送効率
を実現することが可能になる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるブリッジ与装置の
構成を示すブロック図、第２図は従来のブリッジ゛子装
置の構成を示すブロック図である。 ２・・・メディアインターフェース回路、４・・・フレ
ーム送信制御回路、７・・・シリアル／パラレル変換回
路、８・・・フレーム開始検出回路、９・・・フレーム
終了検出回路、１０・・・バッファメモリ管理回路、■
３・・・バッファメモリ、１４・・・アドレス検索テー
ブル、１５・・・プログラムメモリ、１６・・・ＣＰＵ
、３０・・・フレーム受信制御回路。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (1)

1. 【特許請求の範囲】 ネットワーク間を結合するブリッジ装置において、 端末装置のアドレス情報とその端末装置に対応したポー
   ト番号を示す情報が登録されているアドレステーブルと
   、前記ネットワークから転送されるフレームを受信しそ
   の受信フレームを格納する格納手段と、この格納手段に
   格納された受信フレームに含まれているアドレス情報に
   基づいて前記アドレステーブルのアドレスを検索し、前
   記受信フレームの送信先ポートを検出するテーブル検索
   手段と、前記受信フレームのアドレス情報が前記格納手
   段に格納されたことを検出して前記テーブル検索手段へ
   起動開始信号を送信する検出手段とを具備し、フレーム
   受信完了前にアドレス検索を開始することを特徴とする
   ブリッジ装置。