JP3190748B2 - Ｒａｍスキャン装置 - Google Patents
Ｒａｍスキャン装置Info
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- JP3190748B2 JP3190748B2 JP30991692A JP30991692A JP3190748B2 JP 3190748 B2 JP3190748 B2 JP 3190748B2 JP 30991692 A JP30991692 A JP 30991692A JP 30991692 A JP30991692 A JP 30991692A JP 3190748 B2 JP3190748 B2 JP 3190748B2
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- ram
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- latch circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭスキャン装置に
関し、特に半導体集積回路のＲＡＭスキャン装置に関す
る。
関し、特に半導体集積回路のＲＡＭスキャン装置に関す
る。
【０００２】
【従来の技術】通信機能を有するマイクロコンピュータ
（以下マイコンという）では、中央演算装置（以下ＣＰ
Ｕという）がＲＡＭに通信メッセージを書込み、そのＲ
ＡＭ内部のデータを送信したり、受信したデータをＲＡ
Ｍに記憶するものがある。一例として、送信時には、Ｃ
ＰＵがＲＡＭを読出し、送信要求のあるプライオリティ
の高いメッセージから通信装置へ書込み送信する。ま
た、受信時にはＣＰＵがＲＡＭ内部のメッセージを読出
し、受信したメッセージと比較し、一致したＲＡＭ内部
のメッセージのデータ部へ受信したデータを書き込むと
いったものである。
（以下マイコンという）では、中央演算装置（以下ＣＰ
Ｕという）がＲＡＭに通信メッセージを書込み、そのＲ
ＡＭ内部のデータを送信したり、受信したデータをＲＡ
Ｍに記憶するものがある。一例として、送信時には、Ｃ
ＰＵがＲＡＭを読出し、送信要求のあるプライオリティ
の高いメッセージから通信装置へ書込み送信する。ま
た、受信時にはＣＰＵがＲＡＭ内部のメッセージを読出
し、受信したメッセージと比較し、一致したＲＡＭ内部
のメッセージのデータ部へ受信したデータを書き込むと
いったものである。
【０００３】従来の通信機能を有するマイコンの一例を
図６に示す。このマイコン１０ａは、ＣＰＵ１１と、通
信用のメッセージを記憶しているＲＡＭ１２と、送受信
のタイミング制御を行う周辺装置１３と、外部と送信及
び受信を行う通信装置１４と、内部バス１５とによって
構成される。ＣＰＵ１１は内部バス１５を介してＲＡＭ
１２、周辺装置１３、通信装置１４のアクセスを行う。
送信データＴＸは通信装置１４から送信するデータで、
受信データＲＸは通信装置１４から受信するデータで、
ＴＲＧ１は送信開始タイミング信号である。ＲＡＭ１２
の構成の一例を表１に示す。
図６に示す。このマイコン１０ａは、ＣＰＵ１１と、通
信用のメッセージを記憶しているＲＡＭ１２と、送受信
のタイミング制御を行う周辺装置１３と、外部と送信及
び受信を行う通信装置１４と、内部バス１５とによって
構成される。ＣＰＵ１１は内部バス１５を介してＲＡＭ
１２、周辺装置１３、通信装置１４のアクセスを行う。
送信データＴＸは通信装置１４から送信するデータで、
受信データＲＸは通信装置１４から受信するデータで、
ＴＲＧ１は送信開始タイミング信号である。ＲＡＭ１２
の構成の一例を表１に示す。
【０００４】
【表１】
【０００５】ＲＡＭ１２はメッセージＡ，Ｂ，Ｃ，Ｄの
４つのメッセージによって構成される。それぞれのメッ
セージの上位４ビットはメッセージのプライオリティを
制御してメッセージを認識させるもの（以下ＩＤとい
う）であり、ＩＤは絶対値の小さい方を送信プライオリ
ティが高いとする。メッセージＡのアドレスは”０”、
メッセージＢのアドレスは”１”、メッセージＣのアド
レスは”２”、メッセージＤのアドレスは”３”であ
る。下位４ビットはそれぞれのメッセージのデータエリ
アである。
４つのメッセージによって構成される。それぞれのメッ
セージの上位４ビットはメッセージのプライオリティを
制御してメッセージを認識させるもの（以下ＩＤとい
う）であり、ＩＤは絶対値の小さい方を送信プライオリ
ティが高いとする。メッセージＡのアドレスは”０”、
メッセージＢのアドレスは”１”、メッセージＣのアド
レスは”２”、メッセージＤのアドレスは”３”であ
る。下位４ビットはそれぞれのメッセージのデータエリ
アである。
【０００６】図７は図６のＲＡＭ内部のメッセージを比
較するときのタイミングチャートである。送信の時のプ
ライオリティの高いメッセージをスキャンする際、ＣＰ
ＵはタイミングＴ１でメッセージＡのアドレスである”
０”を内部バス１５から出力し、タイミングＴ１の否定
値の時のメッセージＡを内部バス１５を介して読出す。
較するときのタイミングチャートである。送信の時のプ
ライオリティの高いメッセージをスキャンする際、ＣＰ
ＵはタイミングＴ１でメッセージＡのアドレスである”
０”を内部バス１５から出力し、タイミングＴ１の否定
値の時のメッセージＡを内部バス１５を介して読出す。
【０００７】次のＴ１のタイミングでメッセージＢのア
ドレス”１”を内部バス１５から出力する。メッセージ
Ａは最初のメッセージなので、この時点で最もプライイ
オリティの高いメッセージとなる。メッセージＡと同様
にして、ＣＰＵはメッセージＢを読出し、メッセージＡ
のＩＤとメッセージＢのＩＤとの比較をＣＰＵ内部で行
う。この場合、メッセージＡのＩＤの方が小さいのでメ
ッセージＡがプライオリティの高いメッセージである。
この処理をＲＡＭ１２の内部のメッセージの個数だけ行
うと最高プライオリティのメッセージが選ばれる。
ドレス”１”を内部バス１５から出力する。メッセージ
Ａは最初のメッセージなので、この時点で最もプライイ
オリティの高いメッセージとなる。メッセージＡと同様
にして、ＣＰＵはメッセージＢを読出し、メッセージＡ
のＩＤとメッセージＢのＩＤとの比較をＣＰＵ内部で行
う。この場合、メッセージＡのＩＤの方が小さいのでメ
ッセージＡがプライオリティの高いメッセージである。
この処理をＲＡＭ１２の内部のメッセージの個数だけ行
うと最高プライオリティのメッセージが選ばれる。
【０００８】この場合、メッセージＡ〜ＤのＩＤのう
ち、メッセージＣのＩＤが最も小さいので、最もプライ
オリティの高いメッセージとなる。周辺装置１３からの
送信開始タイミング信号ＴＲＧ１の発生により、最もプ
ライオリティの高いメッセージであるメッセージＣをＣ
ＰＵ１１が内部バス１５を介して、通信装置１４へ書込
み、送信データＴＸから送信される。
ち、メッセージＣのＩＤが最も小さいので、最もプライ
オリティの高いメッセージとなる。周辺装置１３からの
送信開始タイミング信号ＴＲＧ１の発生により、最もプ
ライオリティの高いメッセージであるメッセージＣをＣ
ＰＵ１１が内部バス１５を介して、通信装置１４へ書込
み、送信データＴＸから送信される。
【０００９】受信の時には、受信データをＲＡＭに格納
するために、受信したメッセージがＲＡＭ内部のどのメ
ッセージにあたるかをサーチする必要がある。まず、Ｃ
ＰＵ１１は受信データＲＸより受信したメッセージを通
信装置１４から内部バス１５を介して読出す。次に送信
時のプライオリティスキャン時と同様にして、ＣＰＵ１
１はタイミングＴ１でＲＡＭ１２の最初のメッセージの
アドレスである”０”を内部バス１５を介して出力し、
タイミングＴ１の否定値の時ＲＡＭ１２のメッセージＡ
を読出す。
するために、受信したメッセージがＲＡＭ内部のどのメ
ッセージにあたるかをサーチする必要がある。まず、Ｃ
ＰＵ１１は受信データＲＸより受信したメッセージを通
信装置１４から内部バス１５を介して読出す。次に送信
時のプライオリティスキャン時と同様にして、ＣＰＵ１
１はタイミングＴ１でＲＡＭ１２の最初のメッセージの
アドレスである”０”を内部バス１５を介して出力し、
タイミングＴ１の否定値の時ＲＡＭ１２のメッセージＡ
を読出す。
【００１０】次のＴ１のタイミングでメッセージＢのア
ドレス”１”を内部バス１５を介して出力する。このと
きメッセージＡのＩＤと受信したメッセージとの比較を
ＣＰＵで行う。メッセージのＩＤが一致しなければ次の
メッセージを読出し比較を行う。受信したメッセージと
ＲＡＭ内部のＩＤが一致すればスキャンを終了し、受信
したメッセージのデータ部を一致したメッセージのデー
タ部へ書込む。但し、データ部のＲＡＭへの書込みはＣ
ＰＵが内部バスを介して行う。
ドレス”１”を内部バス１５を介して出力する。このと
きメッセージＡのＩＤと受信したメッセージとの比較を
ＣＰＵで行う。メッセージのＩＤが一致しなければ次の
メッセージを読出し比較を行う。受信したメッセージと
ＲＡＭ内部のＩＤが一致すればスキャンを終了し、受信
したメッセージのデータ部を一致したメッセージのデー
タ部へ書込む。但し、データ部のＲＡＭへの書込みはＣ
ＰＵが内部バスを介して行う。
【００１１】
【発明が解決しようとする課題】上述した従来のマイコ
ンでは、ＲＡＭ、内部の送信メッセージの優先順位を決
定するプライオリティの比較や、受信したメッセージが
ＲＡＭ内部のどのメッセージかをサーチする最にＣＰＵ
がＲＡＭを読出してから行なっていたためにＣＰＵの負
担が大きかった。また、従来のマイコンでは１つのメッ
セージの読出しで、アドレスの出力タイミングの処理
と、データ読出し処理を、内部バスを介して行っている
ため、２ステップの処理が必要だったので、全メッセー
ジの比較にメッセージの個数の２倍の時間がかかるとい
う欠点があった。
ンでは、ＲＡＭ、内部の送信メッセージの優先順位を決
定するプライオリティの比較や、受信したメッセージが
ＲＡＭ内部のどのメッセージかをサーチする最にＣＰＵ
がＲＡＭを読出してから行なっていたためにＣＰＵの負
担が大きかった。また、従来のマイコンでは１つのメッ
セージの読出しで、アドレスの出力タイミングの処理
と、データ読出し処理を、内部バスを介して行っている
ため、２ステップの処理が必要だったので、全メッセー
ジの比較にメッセージの個数の２倍の時間がかかるとい
う欠点があった。
【００１２】本発明の目的は、これらの欠点を除き、Ｃ
ＰＵの負担を軽減し、処理時間を短縮したＲＡＭスキャ
ン装置を提供することにある。
ＰＵの負担を軽減し、処理時間を短縮したＲＡＭスキャ
ン装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明のＲＡＭスキャン
装置の構成は、ＲＡＭとＲＡＭスキャン装置とを接続す
る専用バスと、ＲＡＭに対する第１のアドレス指示信号
を発生するカウンタと、アドレス指示信号を保持するア
ドレスラッチ回路と、専用バスを介して送られてくるデ
ータを保持する第１および第２のデータラッチ回路と、
第１のデータラッチ回路の保持データと第２のデータラ
ッチ回路の保持データとを比較演算する演算回路と、演
算回路による演算結果が所定の条件のときにアドレスラ
ッチ回路の保持データを保持して、当該保持した値をＲ
ＡＭに対する第２のアドレス指示信号として出力するレ
ジスタとを有することを特徴とする。
装置の構成は、ＲＡＭとＲＡＭスキャン装置とを接続す
る専用バスと、ＲＡＭに対する第１のアドレス指示信号
を発生するカウンタと、アドレス指示信号を保持するア
ドレスラッチ回路と、専用バスを介して送られてくるデ
ータを保持する第１および第２のデータラッチ回路と、
第１のデータラッチ回路の保持データと第２のデータラ
ッチ回路の保持データとを比較演算する演算回路と、演
算回路による演算結果が所定の条件のときにアドレスラ
ッチ回路の保持データを保持して、当該保持した値をＲ
ＡＭに対する第２のアドレス指示信号として出力するレ
ジスタとを有することを特徴とする。
【００１４】
【実施例】図１は本発明の一実施例のブロック図、図２
は図１のＲＡＭスキャン装置を含んだマイコンを示すブ
ロック図である。図２において、マイコン１０は、ＣＰ
Ｕ１１と、メッセージを記憶するＲＡＭ１２と、外部と
の通信を行う通信装置１４と、通信のタイミング制御を
行う周辺装置１３と、ＲＡＭスキャン装置１６と、ＣＰ
Ｕ１０１のアクセスで使用する内部バス１５と、ＲＡＭ
１２のメッセージスキャンに使用する専用バス１７とに
より構成される。
は図１のＲＡＭスキャン装置を含んだマイコンを示すブ
ロック図である。図２において、マイコン１０は、ＣＰ
Ｕ１１と、メッセージを記憶するＲＡＭ１２と、外部と
の通信を行う通信装置１４と、通信のタイミング制御を
行う周辺装置１３と、ＲＡＭスキャン装置１６と、ＣＰ
Ｕ１０１のアクセスで使用する内部バス１５と、ＲＡＭ
１２のメッセージスキャンに使用する専用バス１７とに
より構成される。
【００１５】ＣＮＴはＲＡＭスキャン装置１６内部のカ
ウンタ値、ＲＥＧはＲＡＭスキャン装置１６の内部でラ
ッチされているレジスタ値である。送信データＴＸは通
信装置１４から送信するときのデータで受信データＲＸ
は通信装置１４で受信するときのデータである。ＴＲＧ
１は周辺装置１３から出力する送信開始タイミング信
号、ＴＲＧ２は受信完了信号である。ＲＡＭ１２と、Ｒ
ＡＭスキャン装置１６の部分の構成図が図１である。
ウンタ値、ＲＥＧはＲＡＭスキャン装置１６の内部でラ
ッチされているレジスタ値である。送信データＴＸは通
信装置１４から送信するときのデータで受信データＲＸ
は通信装置１４で受信するときのデータである。ＴＲＧ
１は周辺装置１３から出力する送信開始タイミング信
号、ＴＲＧ２は受信完了信号である。ＲＡＭ１２と、Ｒ
ＡＭスキャン装置１６の部分の構成図が図１である。
【００１６】図１において、カウンタ２５と、カウンタ
２５のラッチ回路２６と、ＲＡＭ１２の読出しデータの
ラッチ回路２１と、減算器２２と、ラッチ回路２３と、
レジスタ２４とによりＲＡＭスキャン装置１６が構成さ
れる。ＢＯＲＯは減算器２２において、被減数となるラ
ッチ回路２１の出力よりも減数となるラッチ回路２３の
出力の方が大きい時発生するボロー信号である。
２５のラッチ回路２６と、ＲＡＭ１２の読出しデータの
ラッチ回路２１と、減算器２２と、ラッチ回路２３と、
レジスタ２４とによりＲＡＭスキャン装置１６が構成さ
れる。ＢＯＲＯは減算器２２において、被減数となるラ
ッチ回路２１の出力よりも減数となるラッチ回路２３の
出力の方が大きい時発生するボロー信号である。
【００１７】本実施例は送信の時のプライオリティの高
いメッセージをスキャンする際の動作であり、図３のタ
イミングチャートを用いて説明する。但し、ここで用い
るＲＡＭ１２のデータは表１と同じデータである。
いメッセージをスキャンする際の動作であり、図３のタ
イミングチャートを用いて説明する。但し、ここで用い
るＲＡＭ１２のデータは表１と同じデータである。
【００１８】先ず、カウンタ２５が”０”を出力し、Ｒ
ＡＭ１２の内部の最初のメッセージであるメッセージＡ
が専用バス１７を介して読出され、ラッチ回路２１へラ
ッチされる。カウンタ２５のデータはラッチ回路２６に
随時ラッチされる。次に、カウンタ２５は”１”を出力
し、ＲＡＭ１２から２番目のメッセージであるメッセー
ジＢが読出される。この場合、まだ最初のメッセージな
のでラッチ回路２１にあるメッセージＡがそのままラッ
チ回路２３へラッチされる。この時ラッチ回路２６のデ
ータをレジスタ２４へラッチする。つまり、ラッチ回路
２３にあるメッセージのアドレスがレジスタ２４へラッ
チされている。
ＡＭ１２の内部の最初のメッセージであるメッセージＡ
が専用バス１７を介して読出され、ラッチ回路２１へラ
ッチされる。カウンタ２５のデータはラッチ回路２６に
随時ラッチされる。次に、カウンタ２５は”１”を出力
し、ＲＡＭ１２から２番目のメッセージであるメッセー
ジＢが読出される。この場合、まだ最初のメッセージな
のでラッチ回路２１にあるメッセージＡがそのままラッ
チ回路２３へラッチされる。この時ラッチ回路２６のデ
ータをレジスタ２４へラッチする。つまり、ラッチ回路
２３にあるメッセージのアドレスがレジスタ２４へラッ
チされている。
【００１９】次に、カウンタ２５は”２”を出力しＲＡ
Ｍ１２から３番目のメッセージであるメッセージＣを読
出す。この時、ラッチ回路２１にラッチしてあるメッセ
ージＢのＩＤから、ラッチ回路２３にラッチしてあるメ
ッセージＡのＩＤを減算器２２を用いて減算する。この
場合、メッセージＡのＩＤの方が小さいのでＢＯＲＯは
発生せず、メッセージＡの方がプライオリティが高いと
判断される。従って、ラッチ回路２３の内容とレジスタ
２４の内容は保持される。
Ｍ１２から３番目のメッセージであるメッセージＣを読
出す。この時、ラッチ回路２１にラッチしてあるメッセ
ージＢのＩＤから、ラッチ回路２３にラッチしてあるメ
ッセージＡのＩＤを減算器２２を用いて減算する。この
場合、メッセージＡのＩＤの方が小さいのでＢＯＲＯは
発生せず、メッセージＡの方がプライオリティが高いと
判断される。従って、ラッチ回路２３の内容とレジスタ
２４の内容は保持される。
【００２０】次に、カウンタ２５は”３”を出力しＲＡ
Ｍ１２から４番目のメッセージであるメッセージＤを読
出す。この時、ラッチ回路２１にラッチしてあるメッセ
ージＣのＩＤと、ラッチ回路２３にラッチしてあるメッ
セージＡのＩＤを減算器２２を用いて比較する。この場
合、メッセージＣのＩＤの方が小さく、ＢＯＲＯが発生
するので、レジスタ２３にはメッセージＣがラッチさ
れ、レジスタ２４には、ラッチ回路２６の出力である”
２”がラッチされる。
Ｍ１２から４番目のメッセージであるメッセージＤを読
出す。この時、ラッチ回路２１にラッチしてあるメッセ
ージＣのＩＤと、ラッチ回路２３にラッチしてあるメッ
セージＡのＩＤを減算器２２を用いて比較する。この場
合、メッセージＣのＩＤの方が小さく、ＢＯＲＯが発生
するので、レジスタ２３にはメッセージＣがラッチさ
れ、レジスタ２４には、ラッチ回路２６の出力である”
２”がラッチされる。
【００２１】カウンタ２５は、以後ＲＡＭに書込まれて
いるメッセージの個数だけ繰返し、減算結果で送信プラ
イオリティが高いと判断されたメッセージのＩＤがラッ
チ回路２３にラッチされ、そのメッセージのアドレスが
レジスタ２４へラッチされる。
いるメッセージの個数だけ繰返し、減算結果で送信プラ
イオリティが高いと判断されたメッセージのＩＤがラッ
チ回路２３にラッチされ、そのメッセージのアドレスが
レジスタ２４へラッチされる。
【００２２】周辺装置１３から送信開始タイミング信号
ＴＲＧ１が発生すると、レジスタ２４のデータＲＥＧが
ＲＡＭ１２のアドレスとなり、ＲＡＭ１２から読出され
たメッセージＣが専用バスを介して通信装置１４へ送ら
れ、送信データＴＸから送信される。最高プライオリテ
ィメッセージのアドレスがレジスタ２４にラッチされて
いる事により、送信開始タイミングになると送信するメ
ッセージが自動的にＲＡＭから読出せるので、通信装置
への転送が容易になる。
ＴＲＧ１が発生すると、レジスタ２４のデータＲＥＧが
ＲＡＭ１２のアドレスとなり、ＲＡＭ１２から読出され
たメッセージＣが専用バスを介して通信装置１４へ送ら
れ、送信データＴＸから送信される。最高プライオリテ
ィメッセージのアドレスがレジスタ２４にラッチされて
いる事により、送信開始タイミングになると送信するメ
ッセージが自動的にＲＡＭから読出せるので、通信装置
への転送が容易になる。
【００２３】図４は本発明の第２の実施例のブロック図
であり、図５はそのタイミングチャートである。ここで
は第１の実施例と同一の部分の説明は省略し、異なる部
分だけの説明を行う。本実施例は、受信の際通信装置に
より受信したメッセージがＲＡＭ１２のどのメッセージ
にあたるかをサーチするというものであり、第１の実施
例の演算回路（減算器）２２の代りに比較器２２ａが用
いられている。通信ではメッセージのＩＤを転送した後
データ部を転送するものとする。
であり、図５はそのタイミングチャートである。ここで
は第１の実施例と同一の部分の説明は省略し、異なる部
分だけの説明を行う。本実施例は、受信の際通信装置に
より受信したメッセージがＲＡＭ１２のどのメッセージ
にあたるかをサーチするというものであり、第１の実施
例の演算回路（減算器）２２の代りに比較器２２ａが用
いられている。通信ではメッセージのＩＤを転送した後
データ部を転送するものとする。
【００２４】先ずＩＤ部を受信したとき、ラッチ回路２
３には通信装置１４において受信データＲＸで受信した
メッセージのＩＤをラッチする。ラッチ回路２１とラッ
チ回路２３の出力が一致すると、比較器２２ａは一致検
出信号ＺＥＲＯＦを出力する。受信中のメッセージが自
分のどのメッセージにあたるかをサーチする際、まず受
信したメッセージのＩＤが専用バス１７を介してラッチ
回路２３ヘラッチされる。この場合、受信したメッセー
ジのＩＤを“０１００”とする。
３には通信装置１４において受信データＲＸで受信した
メッセージのＩＤをラッチする。ラッチ回路２１とラッ
チ回路２３の出力が一致すると、比較器２２ａは一致検
出信号ＺＥＲＯＦを出力する。受信中のメッセージが自
分のどのメッセージにあたるかをサーチする際、まず受
信したメッセージのＩＤが専用バス１７を介してラッチ
回路２３ヘラッチされる。この場合、受信したメッセー
ジのＩＤを“０１００”とする。
【００２５】次に、送信の時のプライオリティの高いメ
ッセージをスキャンする際と同様にして、カウンタ２５
が先ず、“０”を出力し、ＲＡＭ１２内部の最初のメッ
セージであるメッセージＡを専用バス１７を介して読出
し、ラッチ回路２１へラッチする。カウンタ２５のデー
タはラッチ回路２６に随時ラッチされる。
ッセージをスキャンする際と同様にして、カウンタ２５
が先ず、“０”を出力し、ＲＡＭ１２内部の最初のメッ
セージであるメッセージＡを専用バス１７を介して読出
し、ラッチ回路２１へラッチする。カウンタ２５のデー
タはラッチ回路２６に随時ラッチされる。
【００２６】次に、カウンタ２５は“１”を出力し、Ｒ
ＡＭ１２から２番目のメッセージであるメッセージＢを
読出す。この時ラッチ回路２３にある受信メッセージの
ＩＤ“０１００”と、ラッチ回路２１にあるメッセージ
ＡのＩＤを比較器２２ａで比較する。ラッチ回路２１と
ラッチ回路２３との各出力が一致したとき、つまり一致
検出信号ＺＥＲＯＦが発生したときラッチ回路２６のデ
ータをレジスタ２４へラッチする。この場合、一致検出
信号ＺＥＲＯＦは、ラッチ回路２３に格納されている受
信したメッセージとメッセージＢを比較しているとき発
生するので、レジスタ２４には“１”かラッチされる。
ＡＭ１２から２番目のメッセージであるメッセージＢを
読出す。この時ラッチ回路２３にある受信メッセージの
ＩＤ“０１００”と、ラッチ回路２１にあるメッセージ
ＡのＩＤを比較器２２ａで比較する。ラッチ回路２１と
ラッチ回路２３との各出力が一致したとき、つまり一致
検出信号ＺＥＲＯＦが発生したときラッチ回路２６のデ
ータをレジスタ２４へラッチする。この場合、一致検出
信号ＺＥＲＯＦは、ラッチ回路２３に格納されている受
信したメッセージとメッセージＢを比較しているとき発
生するので、レジスタ２４には“１”かラッチされる。
【００２７】データ部の受信が完了し受信完了信号ＴＲ
Ｇ２が発生したら、通信装置１４で受信したデータ部を
専用バス１７を介して、ＣＰＵを介さずにレジスタ２４
にラッチしてあるデータをＲＡＭ１２のアドレスとし
て、スキャンしたメッセージのデータ部へ転送する事が
できる。
Ｇ２が発生したら、通信装置１４で受信したデータ部を
専用バス１７を介して、ＣＰＵを介さずにレジスタ２４
にラッチしてあるデータをＲＡＭ１２のアドレスとし
て、スキャンしたメッセージのデータ部へ転送する事が
できる。
【００２８】
【発明の効果】以上説明したように、本発明のＲＡＭス
キャン装置は、外部通信を行うマイコンにおいて、ＲＡ
Ｍ及びデータ通信装置を接続するデータバスと、順次イ
ンクリメントする手段を備えたカウンタと、第１のラッ
チ回路及び第２のラッチ回路と、第１のラッチ回路の出
力と第２のラッチ回路を出力を入力し判定信号を出力す
る演算回路と、判定信号によりカウンタの出力のいずれ
かをＲＡＭのアドレス指示信号として供給する手段を有
する事により、ＲＡＭ、内部の送信メッセージの優先順
位を決定するプライオリティの比較や、受信したメッセ
ージがＲＡＭ内部のどのメッセージかをサーチするため
にＣＰＵを占有する事がないため、ＣＰＵの負担を軽減
でき、従ってＣＰＵがこの間他の処理を並行して行うこ
とができ、高速処理が期待できる。
キャン装置は、外部通信を行うマイコンにおいて、ＲＡ
Ｍ及びデータ通信装置を接続するデータバスと、順次イ
ンクリメントする手段を備えたカウンタと、第１のラッ
チ回路及び第２のラッチ回路と、第１のラッチ回路の出
力と第２のラッチ回路を出力を入力し判定信号を出力す
る演算回路と、判定信号によりカウンタの出力のいずれ
かをＲＡＭのアドレス指示信号として供給する手段を有
する事により、ＲＡＭ、内部の送信メッセージの優先順
位を決定するプライオリティの比較や、受信したメッセ
ージがＲＡＭ内部のどのメッセージかをサーチするため
にＣＰＵを占有する事がないため、ＣＰＵの負担を軽減
でき、従ってＣＰＵがこの間他の処理を並行して行うこ
とができ、高速処理が期待できる。
【００２９】また、カウンタをアドレスとし、専用バス
を使用して読出す事により、１ステップでメッセージの
比較が行えるようになり、全メッセージの比較時間が従
来に比べ短縮される。従って、ＲＡＭに書込まれたメッ
セージが即、送信に反映され、受信したデータが受信後
すぐにＲＡＭに書き込まれるという効果がある。
を使用して読出す事により、１ステップでメッセージの
比較が行えるようになり、全メッセージの比較時間が従
来に比べ短縮される。従って、ＲＡＭに書込まれたメッ
セージが即、送信に反映され、受信したデータが受信後
すぐにＲＡＭに書き込まれるという効果がある。
【図１】本発明の第１の実施例のブロック図。
【図２】図１のＲＡＭスキャン装置を含んだマイコンの
ブロック図。
ブロック図。
【図３】図１の実施例のタイミングチャート。
【図４】本発明の第２の実施例のブロック図。
【図５】図４の実施例のタイミングチャート。
【図６】従来例のマイコンのブロック図。
【図７】図６の従来例のタイミングチャート。
１０，１０ａ マイコン １１ ＣＰＵ １２ ＲＡＭ １３ 周辺装置 １４ 通信装置 １５ 内部バス １６ ＲＡＭスキャン装置 １７ 専用バス １８，１９，２１，２３，２６ ラッチ回路 ２２ 減算器 ２２ａ 比較器 ２４ レジスタ ２５ カウンタ ＲＥＧ レジスタ値 ＣＮＴ カウンタ値 ＴＸ 送信データ ＲＸ 受信データ ＴＲＧ１ 送信タイミング信号 ＴＲＧ２ 受信完了信号 ＢＯＲＯ ボロー信号 ＺＥＲＯＦ 一致検出信号
Claims (3)
- 【請求項１】中央演算装置と、ＩＤ部とデータ部とから
なるメッセージをデータとして記憶したＲＡＭと、前記
中央演算装置と前記ＲＡＭとを接続する内部バスとを有
するマイクロコンピュータに設けられるＲＡＭスキャン
装置であって、 前記ＲＡＭと前記ＲＡＭスキャン装置とを接続する専用
バスと、前記ＲＡＭに対する第１のアドレス指示信号を
発生するカウンタと、前記アドレス指示信号を保持する
アドレスラッチ回路と、前記専用バスを介して送られて
くるデータを保持する第１及び第２のデータラッチ回路
と、前記第１のデータラッチ回路の保持データのＩＤ部
と前記第２のデータラッチ回路の保持データとのＩＤ部
を比較演算する演算回路と、前記演算回路による演算結
果が所定の条件のときに前記アドレスラッチ回路の保持
データを保持して、当該保持した値を前記ＲＡＭに対す
る第２のアドレス指示信号として出力するレジスタとを
有することを特徴とするＲＡＭスキャン装置。 - 【請求項２】前記第１のデータラッチ回路には前記第１
のアドレス指示信号により前記ＲＡＭから前記専用バス
を介して送られてきたデータが順次保持され、前記第２
のデータラッチ回路には前記演算結果が前記所定の条件
のときの前記第１のデータラッチ回路の保持データが保
持されることを特徴とする請求項１記載のＲＡＭスキャ
ン装置。 - 【請求項３】前記ＲＡＭには所定数のデータが記憶され
ており、前記カウンタは前記所定数のデータに対応した
前記第１のアドレス指示信号を順次発生し、前記ＲＡＭ
は前記第１のアドレス指示信号に応答して前記所定数の
データを前記所定数のデータを前記専用バスに順次出力
し、前記演算回路は前記所定数のデータのＩＤ部に対し
て前記比較演算を行ない、前記レジスタは前記所定数の
データのＩＤ部の前記比較演算が終了した後に前記第２
のアドレス指示信号を前記ＲＡＭに出力することを特徴
とする請求項１または２記載のＲＡＭスキャン装置。
Priority Applications (5)
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|---|---|---|---|
| JP30991692A JP3190748B2 (ja) | 1992-11-19 | 1992-11-19 | Ｒａｍスキャン装置 |
| DE69324103T DE69324103T2 (de) | 1992-11-19 | 1993-11-19 | Datenverarbeitungssystem mit Speicherabtaster zum Suchen einer Nachricht höchster Priorität und/oder eines mit einer neuen Nachricht identischen Identitätskodes |
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