JPH0438554A - バス結合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ幅の異なるバス間を結合するバス結合
回路に関する。

〔従来の技術〕

マイクロコンピュータシステム等において、そのローカ
ルバスとシステムバスのデータ幅が異なる場合のバス結
合回路内には、データ幅を合わせるためのレジスタを置
く場合が多い。例として特開昭６２−１２５４５９号が
ある。データ幅が小さいローカルハスからデータ幅の大
きいシステムバスヘデータを転送する際はデータ幅をシ
ステムバスのバス幅に合うようにデータを一時データレ
ジスタにラッチしておき、揃ったところでシステムバス
ヘデータを出力する。また逆に、システムバスからデー
タ幅の小さいローカルレスタデータを送る場合は、セレ
クタで必要なデータビットだけローカルバスへ出力する
ようにしている。

〔発明が解決しようとする課題〕

ローカルバスのプロセッサが、そのローカルバスよりデ
ータ幅が複数倍大きく、また、バス競合が生しるシステ
ムバスからデータを連続的にリードする際、データリー
ドの度に、バス競合解決の為の時間を要し、更にバスサ
イクルが非同期の場合は同期合せの時間も要することに
なりプロセッサの処理能力が著しく下がる結果となる。

本発明の目的は、ローカルバス上のプロセッサが、デー
タ幅の複数倍大きいシステムバスからデータを連続的に
リードする際、その待ち時間を極力少なくし、またダイ
ナミックな動作にも対応可能なバス結合回路を提供する
ことにある。

〔課題を解決するための手段〕

この目的解決の為、バス結合回路内にシステムバスのデ
ータ幅分のデータレジスタと、そのデータレジスタのど
の部分をローカルバスへ出力するか選択するためのセレ
クタ及び、ローカルバスのアドレスをランチするための
アドレスレジスタとアドレスレジスタにラッチされてい
る前回アクセスのアドレスの今回のローカルバスのアド
レスを比較するアドレス判定回路を設けた。

〔作用〕

ローカルバス上のプロセッサがシステムバスをリードす
ると、システムバスのデータはバス結合回路内のデータ
レジスタにシステムバスのデータ幅分がラッチされ、そ
のときのローカルバスのアドレスはアドレスレジスタに
ラッチされる。次にプロセッサがシステムバスをリード
するときは、そのときのローカルバスのアドレスとアド
レスレジスタのアドレスとを比較し、前回データレジス
タにラッチした内に該当アドレスのデータが含まれてい
て、かつそれが前回リードしたアドレスと異なるとき当
該データをセレクタで選択してローカルバスへ出力する
。この際バスコントローラはシステムバスへのリード動
作は行なわない。

〔実施例〕

以下、本発明の実施例を、８ビツトのデータ及びアドレ
ス幅を持つローカルバスと３２ビツトのデータ及びアド
レス幅を持つシステムハスとの結合回路を例にとって説
明する。第２図において。

プロセッサ４は８ピツ１〜デ一タ幅のローカルバス１を
介してコントロールメモリ５をアクセスし、また、バス
結合回路３を介して３２ビツトデ一タ幅のシステムバス
２上にあるＩＯアダプタ６やメインメモリ７をアクセス
することができる。システムバス２上のＩＯアダプタ６
はＤＭＡＣ８を使って独自にメインメモリ７との間でデ
ータ転送を行なうことができ、このため、システムバス
２上にはバス競合解決のためのバスアービター回路９を
有している。

第１図は本発明に係るバス結合回路３の一実施例である
。ローカルバス１上のプロセッサ４がシステムバス２上
のメインメモリ７をリードする場合、プロセッサ４はロ
ーカルバス１にシステムバス２のメモリ空間をアクセス
するためのアドレス２２を出力し、またメモリリード信
号２４も合わせて出力する。バス結合回路３では、ロー
カルバス１のアドレス２２がシステムバス２の空間を示
すことをアドレスデコーダ１６が検出し、その旨を表す
信号３２をバスコントローラ１５が受けるとバスコント
ローラ１５はシステムバス２のバス使用権を求めるため
のバス使用要求信号２５をバスアービター回路９に対し
出力し、またローカルバス１に対してはデータリードが
完了するまで待たせるためのノントレデイ信号２３を出
力する。

ハスアービター回路９からハス使用許可信号２６が得ら
れると、バスコントローラ１５はシステムバス２ヘメモ
リリード信号１９とシステムバスアドレス２７ｂをゲー
ト２８．２９を開いて出力する。この時のシステムバス
アドレス２７ｂは、ローカルバスアドレス２２を次の手
順で３２ビツトアドレスに変換している。すなわち、あ
らかじめプロセッサ４によってアドレスバンクレジスタ
１７にセットされているアドレスデータと、今回アクセ
スしているローカルバスアドレス２２をアドレス変換回
路２７にて加算して３２ビツトアドレス２７ａとした後
、上位３０ビツトをゲート２８を介してシステムバス２
へ出力し、下位２ビットは常に０をゲート２９を介して
出力する。これは。

例えばプロセッサ４がシステムバス２の３番地をリード
する際、システムバス２へは０番地としてアドレスを出
力し、３番地のデータを含む形で４バイトのデータをリ
ードする為である。システムバス２のメインメモリ７か
らリードされる４バイトのデータはデータバス２１から
データレジスタ１４にラッチされ、該当８ビツトデータ
をデータセレクタ１３でセレクトした後ローカルバス１
ヘゲート１１を介して出力される。ローカルバス１ヘデ
ータが出力されるとバスコントローラ１５はノットレデ
ィ信号２３を下げてリードサイクルを終了させる。

ここで、データレジスタ１４にラッチされたデータのシ
ステムバスアドレス２７ａはアドレス判定回路１２内に
ラッチされる。プロセッサ４がシステムバス２のメイン
メモリ７に対し再度リード動作を行なう際は、アドレス
判定回路１２にラッチされている前回リード時のシステ
ムバスアドレス２７ａとアドレス判定回路１２で比較さ
れ、前回と同一アトレスでなく、かつデータレジスタ１
４にラッチされているシステムハス２の４バイトデータ
内に該当アドレスのデータがあるときは、システムバス
２へのリード動作は行なわず、データレジスタ１４から
当該データをセレクタ１３でセレクトしローカルバス１
へ出力する。

第３図にアドレス判定回路１２の詳細を示す。

図において、Ａアドレスレジスタ１２１には今回リード
する３２ビツトアドレス２７ａがラッチされ、Ｂアドレ
スレジスタ１２２には前回リード時の３２ビツトアドレ
スがラッチされている。アドレスの比較はまず、前回と
同一アドレスをリードしているかどうかをチエツクする
ため、Ａアドレスレジスタ１２１の出力３２ビツトとＢ
アドレスレジスタ１２２の出力３２ビツトがＡアドレス
比較器１２３で比較され、同一ならば、インバータ１２
５を介し、ＡＮＤゲート１２６が開かないようにする。

次に、Ａアドレスレジスタ１２１とＢアドレスレジスタ
１２２の出力の下位２ビット２２ｃ、２２ｅを除いた３
０ビット２２ｂ、２２ｄをＢアドレス比較器１２４て比
較する。ここでアドレスが等しければ、データレジスタ
１４の中に目的のアドレスのデータが存在することを意
味する。更に、フリップフロップ１２７は、直前のシス
テムハス２へのアクセスがライト動作か、リード動作か
をチエツクするためのもので、直前のシステムバス２へ
のアクセスがライト動作であったならばライト信号３１
とアドレスデコーダ１６からの出力信号３２とのＡＮＤ
ゲート１２９出力でリセットされており、Ａ　Ｎ　Ｄゲ
ート１２６は開かないリード動作であれば、リード信号
２４とアドレスデコーダ１６の出力信号３２とのＡＮＤ
ゲート１２８出力後漏エツジでセットされており、ＡＮ
Ｄゲート１２６はイネーブル状態となる。

バスコントローラ１５に対し、システムバス２へのアク
セスを禁止する信号３０は、Ａアドレス比較器１２３の
出力を反転した信号と、Ｂアドレス比較器１２４の出力
信号と、フリップフロップ１２７の出力信号を人力とし
たＡＮＤ°ゲート１２６の出力信号である。プロセッサ
４のリード動作が終了すると、それと同時にＢアドレス
レジスタ１２２にＡアドレスレジスタ１２１のデータが
ラッチされる。

以上の動作をまとめて、第４図にフローチャートで示す
。

なお、プロセッサ４がシステムバス２ヘデータをライト
する際は、ライトデータレジスタ３３及びシステムバス
アドレスレジスタ３６へライトデータ及びアドレスを書
き込んだ後、プロセッサ４はライト動作を終了する。バ
スコントローラ１５はその直後システムバス２へのゲー
ト３４．３７を開き、ライト信号３５を出力してライト
動作を開始する。バスコントローラ１５がライト動作中
に、プロセッサ４が次のシステムバス２へのアクセスを
始めてもバスコントローラ１５はライト動作が終了する
までノットレディ信号２３をプロセッサ４へ出力して、
そのアクセス動作を待たせる。

このシステムバス２へのリード動作省略は、システムバ
ス２へのライト動作の後や、同一アドレスへのリード時
には行わない。これは、システムバス２上の１０や他の
プロセッサとのインタフェースとしてメインメモリ７の
特定番地を使用し。

定期的に監視して動作の起動や終了をチエツクする際の
チエツクもれの誤動作を防ぐためである６本実施例では
、ローカルバス１のプロセッサ４がシステムバス２のメ
インメモリ７を連続的にリードする場合、ローカルバス
１の４回のアクセス中、１回しかシステムバス２ヘアク
セスしないため、システムバス２のバス使用許可を得る
ための時間及びバスサイクルの同期合わせ時間を省略で
き、その時間だけノットレディ信号２３の出力時間が減
りプロセッサ４の処理能力を向上することができる。ま
た、システムバス２の使用頻度も下がるため、システム
バス２のスループットも上がる。更に、同一アドレスの
定期的監視動作を行なってもシステム的に誤動作するこ
とがない。

〔発明の効果〕

本発明によれば、ローカルバス上のプロセッサが、デー
タ幅が複数倍大きいシステムバスのデータを連続リード
する際、システムバスへのリード回数を減らすことがで
きるので、ローカルバスにおけるプロセッサの待ち時間
が減り、処理能力が上がる。またシステムバスにおいて
はバスの使用頻度が下がるため、バスのスループットは
向上する。更に、プロセッサからの同一アドレスへのリ
ード動作時にはシステムバスへのアクセス省略を行なわ
ないので、システムの誤動作を防ぐことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はシステム
の構成図、第３図はアドレス判定回路の詳細図、第４図
は動作のフローチャートである。 １・・・ローカルバス、２・・・システムバス、３・・
・バス結合回路、４・・・プロセッサ、７・・・メイン
メモリ。 １２・・・アドレス判定回路、１３・・・データセレク
タ、１４・・・データレジスタ、１５・・・バスコント
ローラ。 第　１　図 第３図 第２　図

Claims (1)

【特許請求の範囲】
1. １、ローカルバスと該ローカルバスの複数倍のデータ幅
   を有するシステムバスと該システムバスと前記ローカル
   バスとを結合するためのバス結合回路において、システ
   ムバスのデータ幅のデータレジスタと該データレジスタ
   からローカルレジスタのデータ幅をデータを選択するセ
   レクタと、前回ローカルバスからシステムバスをリード
   したときのローカルバスのアドレスを保持するためのア
   ドレスレジスタと、該アドレスレジスタの内容と今回ロ
   ーカルバスからシステムバスをリードするときのアドレ
   スを比較するアドレス判定回路とバス制御の為のバスコ
   ントローラを設け、ローカルバスからシステムバスのデ
   ータをリードする際に、前記データレジスタに当該アド
   レスのデータが含まれていて、前回と同一のローカルア
   ドレスでない場合には当該データをローカルバスへ出力
   し、システムバスへのアクセスを行なわないことを特徴
   とするバス結合回路。