JP2570466B2 - 情報処理装置 - Google Patents

情報処理装置

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JP2570466B2
JP2570466B2 JP2129560A JP12956090A JP2570466B2 JP 2570466 B2 JP2570466 B2 JP 2570466B2 JP 2129560 A JP2129560 A JP 2129560A JP 12956090 A JP12956090 A JP 12956090A JP 2570466 B2 JP2570466 B2 JP 2570466B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にマルチプロセッサ
構成でのプロセッサ障害時におけるアドレス変換テーブ
ルのディレクトリ管理に関する。
〔従来の技術〕
従来、この種の情報処理装置は第２図に示すように構
成されており、演算プロセッサ24から主記憶１へのアク
セスを行なう場合、演算プロセッサ24から線2401を介し
リクエストコードと、論理アドレス及びプロセッサ番号
を送出し、選択器２を経てレジスタ３にセットする。
レジスタ３から線305を介しリクエストコードを制御
部20に送ると共に論理アドレスの部分空間番号及びプロ
セッサ番号を線301を介し比較部12〜15に送る。比較部1
2〜15は、線301からの部分空間番号と、ディレクトリ４
〜７の部分空間番号及び線301からのプロセッサ番号と
ディレクトリ４〜７のプロセッサ番号とを調べ、一致す
ると線1201,1301,1401,1501を介し制御部へ報告する。
ここでディレクトリ４はアドレス変換部16と、ディレク
トリ５〜７は各々アドレス変換部17〜19とセットになっ
ており、ディレクトリ４〜７は第３図に示す様に演算プ
ロセッサ24〜27の各々に１対１に対応するプロセッサ番
号４ビットと、レジスタ３の論理アドレスの部分空間番
号に対応する部分空間番号を保持している。さらにここ
での論理アドレスは第４図に示す様に30ビットのアドレ
スとし、部分空間番号10ビット，ページ番号10ビット，
ページ内アドレス10ビットとする。
レジスタ３からの論理アドレスのページ番号は線302
を介し、アドレス変換部16〜19に送り、アドレス変換部
16〜19は該当するテーブル内のアドレスを読出し、線16
01,1701,1801,1901を介し、選択器21に送る。
制御部20はレジスタ３からのリクエストコードを線30
5より受けると記憶部１へのアクセスと判断すると線120
1,1301,1401,1501からの一致結果を調べ一致した比較器
12〜15に対応するアドレス変換部16〜19のアドレスを選
択するように線2001を介し選択器21を選択し、信号線21
01を介し、レジスタ22にセットする。同時にレジスタ３
のページ内アドレスも線304を介しレジスタ22にセット
する。これでレジスタ３の論理アドレスは物理アドレス
としてレジスタ22にセットされたことになり、線2201を
介し、記憶部１へのアクセスを行なう。
次にディレクトリ４〜７及びアドレス変換部16〜19へ
のアドレス変換テーブルの登録について説明する。
演算プロセッサ25から部分空間番号“20"のアドレス
変換テーブルをロードする場合、演算プロセッサ25から
線2501を介し、プロセッサ番号と部分空間番号“20"及
び論理アドレスがリクエストコードと伴に選択器２で選
択されレジスタ３にセットされる。レジスタ３の構成は
第５図であり、ここでの部分空間番号は論理アドレスの
部分空間番号と同一ビット位置のものであるがアドレス
変換テーブルに登録すべき部分空間番号を示しており、
この時の論理アドレスとは別である。この時の論理アド
レスは、記憶部１からアドレス変換部16〜19に登録すべ
きアドレス変換テーブルの読出しの先頭アドレスを示し
ている。また、この時の記憶部へのアクセスではアドレ
ス変換は行なわない。このため、アドレス変換テーブル
読出しのための記憶部１へのアクセスで使用するアドレ
スは、レジスタ３の論理アドレスの部分空間番号とペー
ジ番号が線303を介し、選択器21で選択されレジスタ22
にセットされると共にレジスタ３の論理アドレスのペー
ジ内アドレスは線304を介しレジスタ22にセットされる
ことで論理アドレスをレジスタ22に直接セットし、記憶
部１からのアドレス変換テーブルの読出しが行なわれ
る。論理アドレスの構成から部分空間ごとにページ番号
10ビットにあたる1024ページ分の情報を記憶部１から読
み出すが、これらのアドレスは全て演算プロセッサ側で
生成され、常時レジスタ３に論理アドレスのみセットし
ていくもとである。
制御部20は、レジスタ３のリクエストコードより、ア
ドレス変換部16〜19へのアドレス変換テーブルの登録処
理であることを知ると、比較部12〜15に対し、ディレク
トリ４〜７に未使用のものがあるかを調べる（比較部12
は第６図に示すように構成してあり、比較部13〜15も同
様の構成である）。このため制御部20は選択器1210で
“0"を選択し、ディレクトリ４からのプロセッサ番号と
比較する。比較器1211はレジスタ３のプロセッサ番号と
ディレクトリ４のプロセッサ番号との一致を調べるため
の比較器である。ここで選択器1210からの値“0"とディ
レクトリ４からのプロセッサ番号とを比較し、一致する
ことはディレクトリ４からのプロセッサ番号（第３図の
ビット０−３）が全て“0"であり、未使用状態であるこ
とを示している。比較器1211からの結果は、選択器1214
で選択され線1201を介し制御部20へ送られる（比較器12
12はレジスタ３の論理アドレスの部分空間番号と、ディ
レクトリ４の部分空間番号の一致を調べるためのもので
あり記憶部１への通常アクセス時に使用される。この時
は比較器1211と1212の結果がアンドゲート1213で論理積
をとり、選択器1214で選択されて線1201に送られる）。
制御部20は比較部13〜15に対しても同様の処理を指示
し、結果を線1301,1401,1501を介して受け取る。ここで
ディレクトリ４が未使用であったとする。
制御部20は線1201を介し、ディレクトリ４が未使用で
あることを知るとレジスタ３のプロセッサ番号（この場
合演算プロセッサ25からのリクエストである為“0100"
がセットされている）と部分空間番号（第５図のビット
20−29で“20"とは“0000010100"がセットされている）
をディレクトリ４にセットする。さらに記憶部１から読
出されたアドレス変換テーブルは線101を介しレジスタ
８にセットされる。レジスタ８は毎マシンサイクルごと
に記憶部１からアドレス変換テーブル情報を受けアドレ
ス変換部16に送る。
アドレス変換部16は第７図に示すように構成されてお
り、レジスタ８にデータがセットされるとカウントレジ
スタ1610が“0"にセットされ選択器1611で選択されアド
レス変換テーブル1612への書込みアドレスとして送ら
れ、レジスタ８からのアドレス変換テーブル情報を書込
む。また、カウントレジスタ1610は毎マシンサイクルご
とに＋１された値をセットする。
アドレス変換部17〜19もアドレス変換部16と同じ構成
である。
最後にディレクトリ４〜７及びアドレス変換部16〜19
からの登録の削除である。これは処理としてはディレク
トリ４〜７のプロセッサ番号をリセットすることにより
行なわれるディレクトリ４のプロセッサ番号が“1000"
で部分空間番号が“0000000001"、ディレクトリ５が各
々“1000",“0000001111"、ディレクトリ６が“0010",
“0000000001"、ディレクトリ７が“0001",“000000000
1"である場合に、演算プロセッサ24から部分空間番号
“0000000001"のアドレス変換部のクリアを行なう場合
を考える。
演算プロセッサ24はリクエストコードと部分空間番号
及びプロセッサ番号を線2401を介し選択器２を経てレジ
スタ３のビット０〜29に各々セットされる。レジスタ３
から命令コードが制御部201に送られると制御部20はア
ドレス変換部16〜19のテーブルの削除をする為、該当す
るディレクトリ４〜７からプロセッサ番号を削除するた
め、線301よりプロセッサ番号“1000"と部分空間番号
“0000000001"を比較器12〜15に送る。比較器12〜15
は、線301からのプロセッサ番号，部分空間番号が、デ
ィレクトリ４〜７のプロセッサ番号及び部分空間番号の
どれと一致しているかを調べる。この場合、ディレクト
リ４の内容が一致している為、線1201から一致を知らせ
る。これにより制御部20はディレクトリ４のプロセッサ
番号を“0000"として処理を終了する。
〔発明が解決しようとする課題〕
上述した従来の情報処理装置は、各演算プロセッサが
必要とするアドレス変換テーブルをその演算プロセッサ
がアドレス変換部へロードし、不用となった時も、その
演算プロセッサが削除するように命令を発行しているの
で、アドレス変換テーブルを使用中の演算プロセッサが
そのアドレス変換テーブルをクリアせずに異常を起こし
てダウンしてしまうと、他の演算プロセッサが使用でき
るはずのアドレス変換部を使用不可能なままにしてしま
い、アドレス変換テーブルの使用効率が非常に悪くな
り、多くのアドレス変換テーブルの登録処理が多くな
り、それに伴なってオーバーヘッドも大きくなり、シス
テムの性能低下をまねくという欠点があった。
〔課題を解決するための手段〕
本発明の情報処理装置は、論理アドレスの部分空間番
号と該アドレス変換テーブルへのアクセス可能な前記プ
ロセッサを示すアクセス可能プロセッサ指示ビットとで
アドレス変換テーブルを管理するディレクトリをアドレ
ス変換テーブル対応に備えたアドレス変換テーブル管理
手段と、アドレス変換テーブルの内容更新のために前記
アドレス変換テーブル管理手段への更新制御を行なうア
ドレス変換テーブル制御手段と、プロセッサが稼働可能
であることを管理するプロセッサ管理手段とを、プロセ
ッサからの指示により前記プロセッサ管理手段で示され
る稼働可能なプロセッサに対し、特定のプロセッサを前
記アドレス変換テーブル管理手段から削除するための強
制クリア指示手段と該強制クリア指示手段により前記プ
ロセッサが前記アドレス変換テーブル制御手段にディレ
クトリクリアリクエストを発行する強制制御手段と、 前記プロセッサ管理手段がシステムプロセッサに対
し、アドレス変換テーブル管理手段から特定プロセッサ
を削除するための第２の強制クリア指示手段と、前記シ
ステムプロセッサから前記第２の強制クリア指示手段に
したがい前記アドレス変換テーブル管理手段から特定プ
ロセッサの削除を前記アドレス変換テーブル制御手段に
要求する第２強制制御手段と 前記プロセッサ管理手段が前記プロセッサから前記ア
ドレス変換テーブル管理手段からの削除要求を受けると
前記プロセッサ管理手段が前記アドレス変換テーブル制
御手段に対し、前記アドレス変換テーブルの特定のプロ
セッサを削除するように指示する第３の強制制御手段と
を有している。
更に、本発明の情報処理装置は複数個のプロセッサか
らなり、部分空間番号，ページ番号とページ内アドレス
で構成した論理アドレスを物理アドレスに変換するアド
レス変換テーブルを複数個備え、かつ、前記プロセッサ
が記憶部を共有した情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テ
ーブルへのアクセス可能な前記プロセッサを示すアクセ
ス可能プロセッサ指示ビットとで前記アドレス変換テー
ブルを管理するディレクトリを前記アドレス変換テーブ
ル対応に備えたアドレス変換テーブル管理手段と前記ア
ドレス変換テーブルの内容更新のために前記アドレス変
換テーブル管理手段への更新制御を行なうアドレス変換
テーブル制御手段と前記プロセッサが稼働可能であるこ
とを管理するプロセッサ管理手段とを有し、 システム全体を管理するためのシステム制御プロセッ
サと 前記プロセッサ管理手段が前記システム制御プロセッ
サに対し、アドレス変換テーブル管理手段から特定プロ
セッサを削除するための強制クリア指示手段と前記シス
テムプロセッサから前記強制クリア指示手段にしたがい
前記アドレス変換テーブル管理手段から特定プロセッサ
の削除を前記アドレス変換テーブル制御手段に要求する
強制制御手段とを有している。
更に又、本発明の情報処理装置は、複数個のプロセッ
サからなり、部分空間番号，ページ番号とページ内アド
レスで構成した論理アドレスを物理アドレスに変換する
アドレス変換テーブルを複数個備え、かつ、前記プロセ
ッサが記憶部を共有した情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テ
ーブルへのアクセス可能な前記プロセッサを示すアクセ
ス可能プロセッサ指示ビットとで前記アドレス変換テー
ブルを管理するディレクトリを前記アドレス変換テーブ
ル対応に備えたアドレス変換テーブル管理手段と、前記
アドレス変換テーブルの内容更新のために前記アドレス
変換テーブル管理手段への更新制御を行なうアドレス変
換テーブル制御手段と前記プロセッサが稼働可能である
ことを管理するプロセッサ管理手段とを有し、 該プロセッサ管理手段が前記プロセッサから前記アド
レス変換テーブル管理手段からの削除要求を受けると前
記プロセッサ管理手段が前記アドレス変換テーブル制御
手段に対し、前記アドレス変換テーブル管理手段の特定
のプロセッサを削除するように指示する強制制御手段と
を有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の第１の実施例を示す。第１図におい
て、１は記憶部、２′,21は選択器、3,8〜11,22はレジ
スタ、４〜７はディレクトリ、12〜15は比較部、16〜19
はアドレス変換部、20′は制御部、24〜27は演算プロセ
ッサ、28はプロセッサ管理部、29は制御プロセッサ、30
〜33はディレクトリ更新部である。
なお、第２図と同一番号のものは同じ機能をするもの
であり、番号に′のついたものは第２図の従来技術より
機能が付加されたものである。
ここで記憶部１へのアクセス及びディレクトリ４〜7,
アドレス変換部16〜19に対する登録及び削除の処理は従
来技術と同じである。
これより、演算プロセッサ24〜27のどれかが異常を起
こした場合のディレクトリ４〜７からのアドレス変換テ
ーブルの削除について示す。
演算プロセッサ24〜27において異常が検出されると線
2402,2502,2602,2702を介しプロセッサ管理部28に報告
される。プロセッサ管理部28は演算プロセッサ24〜27か
らの異常報告を受けると、異常を起こしたプロセッサ番
号と稼働可能なプロセッサを管理するプロセッサ管理レ
ジスタ2810とチェックする。
第９図はプロセッサ管理部の構成を示す図であり、演
算プロセッサ24〜27から線2402,2502,2602,2702を介し
て送られた異常報告はプロセッサ管理レジスタ2810から
現在稼働可能であるプロセッサを知ることができ、アド
レス変換テーブルの強制クリアを行なうための強制クリ
アリクエスト送出部2830によって強制クリアのリクエス
トを送出するための演算プロセッサ24〜27を決定し、線
2803〜2806を介し異常を起こしたプロセッサのプロセッ
サ番号とディレクトリのクリア処理のためのリクエスト
を送出する。ここでディレクトリのクリア処理を行なう
演算プロセッサ24〜27の決定は、プロセッサ管理レジス
タ2810で示される稼働可能なプロセッサで、一番小さい
プロセッサ番号を持つものが選ばれる。
演算プロセッサ24〜27はプロセッサ管理部28からディ
レクトリのクリア指示を受けると、異常を起こしたプロ
セッサのプロセッサ番号とディレクトリのクリアのため
のリクエストコードを線2401,2501,2601,2701を介し、
選択器で選択されレジスタ３にセットされる。レジスタ
３は第５図に示されるビット０−15にリクエストコード
を、ビット16−19にプロセッサ番号をセットし、ビット
20以降は“0"となる。
レジスタ３は線305を介し命令コードを制御部20′に
送る。制御部20′はディレクトリ４〜７に対する制御プ
ロセッサ29からのプロセッサ番号の削除処理を通常の削
除処理とは異なり、レジスタ３のプロセッサ番号とディ
レクトリ４〜７のプロセッサ番号とのみ一致チェックを
行ない部分空間番号はチェックしない。
比較部12は、線301からのプロセッサ番号とディレク
トリ４のプロセッサ番号との一致を比較器1211で調べ、
アンドゲート1213を介さず直接選択器1214で選択され制
御部20′に報告する。比較部13〜15も同様に処理を行な
い制御部20′に報告する。
同時にディレクトリ４〜７のプロセッサ番号は線401,
501,601,701を介し、ディレクトリ更新部30〜33に送ら
れると共にディレクトリ更新部30〜33に対し、レジスタ
３から線306を介し、異常を起こしたプロセッサのプロ
セッサ番号が送られる。
ディレクトリ更新部30〜33は、ディレクトリ４〜７か
らのプロセッサ番号からレジスタ３のプロセッサ番号を
リセットして線3001,3101,3201,3301を介しディレクト
リ４〜７に送られる。
第８図はディレクトリ更新部30を示す。第８図におい
て、線306からのプロセッサ番号でレジスタ３のビット1
6はインバータ3010に、ビット17はインバータ3011に、
ビット18はインバータ3012に、ビット19はインバータ30
13に送られ正負が反転され、それぞれアンドゲート3014
〜3017に送られる。線401からのプロセッサ番号は、デ
ィレクトリ４のビット０がアンドゲート3014に、ビット
１がアンドゲート3015に、ビット２がアンドゲート3016
に、ビット３がアンドゲート3017に送られ、それぞれが
論理積をとり線3001に送られる。ディレクトリ更新部31
〜33はディレクトリ更新部30と同じ構成である。
制御部20′は比較部12〜15で一致を報告したディレク
トリ４〜７に対し、ディレクトリ更新部30〜33からのデ
ータを取り込むようにセット信号を送りセットすること
で処理を終了する。
これにより、ディレクトリ４のプロセッサ番号に“01
00"がディレクトリ５〜７のプロセッサ番号にはそれぞ
れ“1000",“1100",“0010"がセットされていて、全て
の演算プロセッサが稼働可能な状態すなわちプロセッサ
管理部2810が“1111"の状態において演算プロセッサ25
から異常が起こった場合について説明する。
演算プロセッサ25から異常が検出されると、線2502を
介しプロセッサ管理部28に報告する。プロセッサ管理部
28は演算プロセッサ25に異常があることを知らされる
と、プロセッサ管理部2810の状態“1111"と演算プロセ
ッサ24〜27からの異常報告“0100"からディレクトリの
クリア処理のプロセッサ番号を決定すべく強制クリアリ
クエスト送出部2830で処理する。
強制クリアリクエスト部2830は、プロセッサ管理部28
10からのプロセッサ状態を線2850〜2853を介し、アンド
ゲート2811〜2814に“1"を取りこむ。
アンドゲート2811は線2850の“1"と線2402からの“0"
の反転“1"を取り込みアンドゲート2819に“1"を、アン
ドゲート2812は線2851の“1"と線2502からの“1"の反転
“0"を取り込みアンドゲート2820に“0"を、アンドゲー
ト2813は線2852の“1"と線2602からの“0"の反転“1"を
取り込みアンドゲート2821に“1"を、アンドゲート2814
は線2853の“1"と線2702からの“0"の反転“1"を取り込
みアンドゲート2822に“1"を送る。また、オアゲート28
15は線2502,2602,2702から“1",“0",“0"を受けアンド
ゲート2819に“1"を、オアゲート2816は線2402,2602,27
02から“0",“0",“0"を受けアンドゲート2820に“0"
を、オアゲート2817は線2402,2502,2702から“0",“1",
“0"を受けアンドゲート2821に“1"を、オアゲート2818
は線2402,2502,2602から“0",“1",“0"を受けアンドゲ
ート2822に“1"を送る。アンドゲート2819はアンドゲー
ト2811からの“1"とオアゲート2815からの“1"により線
2803に“1"を線2854を介し、アンドゲート2823〜2825に
“0"を、アンドゲート2820はアンドゲート2812からの
“0"とオアゲート2816からの“0"により線2855によりア
ンドゲート2823に“0"を線2856を介し、アンドゲート28
24,2825に“1"を送り、アンドゲート2821はアンドゲー
ト2813からの“1"とオアゲート2817からの“1"により線
2857を介し、アンドゲート2824に“1"を、線2858を介
し、アンドゲート2825に“0"を送り、アンドゲート2822
は、アンドゲート2814からの“1"とオアゲート2818から
の“1"により線2859を介し、アンドゲート2825に“1"を
送る。
アンドゲート2823は線2854からの“0"と線2855からの
“0"により線2804に“0"を、アンドゲート2824は線285
4,2856,2857からの“0",“1",“1"により線2805に“0"
を、アンドゲート2825は2854,2856,2858,2859からの
“0",“1",“0",“1"により線2806に“0"を送る。
これにより演算プロセッサ24に対し、ディレクトリの
クリア処理の指示が送られたことになり、同じに線2803
を介し異常を起こしたプロセッサのプロセッサ番号を送
出する（これは第９図には図示していない）。
演算プロセッサ24は線2803を介してプロセッサ管理部
からディレクトリのクリア指示を受けると、異常を起こ
したプロセッサのプロセッサ番号とディレクトリのクリ
アのためのリクエストコードを線2401を介し選択器２′
を経てレジスタ３にセットする。
レジスタ３は制御部20′にリクエストコードを送ると
共に、線301を介し、比較部12〜15にプロセッサ番号“0
100"を送る。比較部12はディレクトリ４のプロセッサ番
号“0100"と比較部13〜15はディレクトリ５〜７のプロ
セッサ番号“1000",“1100",“0010"と線301からのプロ
セッサ番号“0100"とを比較し、比較部12,14で一致を検
出し線1201,1401を介し制御部20′に報告する（ここで
比較一致とは同一ビットに“1"セットされていれば一致
するものである）。
レジスタ３のプロセッサ番号“0100"は線306を介しデ
ィレクトリ更新部30〜33に送られる。ディレクトリ更新
部30〜33は線306からのプロセッサ番号“0100"とディレ
クトリ４〜７のプロセッサ番号“0100",“1000",“110
0",“0010"で一致するビットを“0"に落とす。第８図に
よりディレクトリ更新部30について示すと、線306から
のプロセッサ番号“0100"はインバータ3010に“0"、イ
ンバータ3011に“1"、インバータ3012に“0"、インバー
タ3013に“0"が送られ、アンドゲート3014にはそれぞれ
“1",“0",“1",“1"が送られる。線401からのプロセッ
サ番号“0100"はアンドゲート3014に“0"、アンドゲー
ト3015に“1"、アンドゲート3016に“0"、アンドゲート
3017に“0"が送られアンドゲート3014〜3017の出力とし
て“0",“0",“0",“0"が線3001に送出される。同様の
処理がディレクトリ更新部31〜33で行なわれ、線3101に
は“1000",線3201には“1000",線3301には“0010"が送
出される。
制御部20′は線1201,1401からの一致報告によりディ
レクトリ4,6に対しディレクトリ更新部30,32からの結果
をセットする様に指示する。
したがって、ディレクトリ４のプロセッサ番号は“00
00",ディレクトリ５〜７の各々は、“1000",“1000",
“0010"となり異常を起こしたプロセッサ番号はディレ
クトリ４〜７から全てリセットされ処理を終了する。
次に、第２の実施例について説明する。
演算プロセッサ24〜27において異常が検出されると第
１の実施例同様線2402,2502,2602,2702を介しプロセッ
サ管理部28に報告される。プロセッサ管理部28は演算プ
ロセッサ〜27からの異常報告を受けると異常を起こした
プロセッサ番号とディレクトリのクリア処理リクエスト
を制御プロセッサ29に送る。制御プロセッサ29はプロセ
ッサ管理部28からのディレクトリクリア指示と異常プロ
セッサ番号が送られると、ディレクトリ４〜７とアドレ
ス変換部16〜19に対しアドレス変換テーブルの登録の削
除を行なうため、リクエストコードとプロセッサ番号を
線2901を介し選択器２′で選択されレジスタ３にセット
される。レジスタ３は第５図に示されるビット０−15に
リクエストコードを、ビット16−19にプロセッサ番号を
セットし、ビット20以降は“0"となる。
レジスタ３は線305を介し命令コードを制御部20′に
送る。制御部20′はディレクトリ４〜７に対する制御プ
ロセッサ29からのプロセッサ番号の削除処理を通常の削
除処理とは異なり、レジスタ３のプロセッサ番号とディ
レクトリ４〜７のプロセッサ番号とのみ一致チェックを
行ない部分空間番号はチェックしない。
比較部12は、線301からのプロセッサ番号とディレク
トリ４のプロセッサ番号との一致を比較器1211で調べ、
アンドゲート1213を介さず直接選択器1214で選択され制
御部20′に報告する。比較器13〜15も同様に処理を行な
い制御部20′に報告する。
同時にディレクトリ４〜７のプロセッサ番号は線401,
501,601,701を介し、ディレクトリ更新部30〜33に送ら
れると共にディレクトリ更新部30〜33に対し、レジスタ
３から線306を介し、異常を起こしたプロセッサのプロ
セッサ番号が送られる。
ディレクトリ更新部30〜33は、ディレクトリ４〜７か
らのプロセッサ番号からレジスタ３のプロセッサ番号を
リセットして線3001,3101,3201,3301を介しディレクト
リ４〜７に送られる。
ディレクトリ更新部30を第８図に示す。線306からの
プロセッサ番号でレジスタ３のビット16はインバータ30
10に、ビット17はインバータ3011に、ビット18はインバ
ータ3012に、ビット19はインバータ3013に送られ正負が
反転され、それぞれアンドゲート3014〜3017に送られ
る。線401からのプロセッサ番号は、ディレクトリ４の
ビット０がアンドゲート3014に、ビット１がアンドゲー
ト3015に、ビット２がアンドゲート3016に、ビット３が
アンドゲート3017に送られ、それぞれが論理積をとり線
3001に送られる。ディレクトリ更新部31〜33はディレク
トリ更新部30と同じ構成である。
制御部20′は比較部12〜15で一致を報告したディレク
トリ４〜７に対し、ディレクトリ更新部30〜33からのデ
ータを取込むようにセット信号を送りセットすることで
処理を終了する。
これにより、ディレクトリ４のプロセッサ番号に“01
00"がディレクトリ５〜７のプロセッサ番号にはそれぞ
れ“1000",“1100",“0010"がセットされている場合に
演算プロセッサ25から異常が検出された場合について説
明する。演算プロセッサ25から異常が検出されると線25
02を介しプロセッサ管理部に報告する。プロセッサ管理
部は演算プロセッサ25に異常があることを知らされる
と、プロセッサ番号“0100"とディレクトリのクリア処
理リクエストを制御プロセッサ29に送る。制御プロセッ
サ29は、線2901にアドレス変換テーブルの登録の削除を
行なう命令コードとプロセッサ番号“0100"を送出し、
選択器２′を経てレジスタ３にセットされる。レジスタ
３は制御部20′にリクエストコードを送ると共に、線30
1を介し、比較部12〜15にプロセッサ番号“0100"を送
る。比較部12はディレクトリ４のプロセッサ番号“010
0"と比較部13〜15はディレクトリ５〜７のプロセッサ番
号“1000",“1100",“0010"と線301からのプロセッサ番
号“0100"とを比較し、比較部12,14で一致を検出し線12
01,1401を介し制御部20′に報告する（ここで比較一致
とは同一ビットに“1"セットされていれば一致するもの
である）。
レジスタ３のプロセッサ番号“0100"は線306を介しデ
ィレクトリ更新部30〜33に送られる。ディレクトリ更新
部30〜33は線306からのプロセッサ番号“0100"とディレ
クトリ４〜７のプロセッサ番号“0100",“1000",“110
0",“0010"で一致するビットを“0"に落とす。第８図に
よりディレクトリ更新部30について示すと、線306から
のプロセッサ番号“0100"はインバータ3010に“0",イン
バータ3011に“1",インバータ3012に“0",インバータ30
13に“0"が送られ、アンドゲート3014にはそれぞれ
“1",“0",“1",“1"が送られる。線401からのプロセッ
サ番号“0100"はアンドゲート3014に“0",アンドゲート
3015に“1",アンドゲート3016に“0",アンドゲート3017
に“0"が送られアンドゲート3014〜3017の出力として
“0",“0",“0",“0"が線3001に送出される。同様の処
理がディレクトリ更新部31〜33で行なわれ、線3101には
“1000",第3201には“1000",線3301には“0010"が送出
される。
制御部20′は線1201,1401からの一致報告によりディ
レクトリ4,6に対し、ディレクトリ更新部30,32からの結
果をセットする様に指示する。
したがって、ディレクトリ４のプロセッサ番号は“00
00",ディレクトリ５〜７の各々は、“1000",“1000",
“0010"となり異常を起こしたプロセッサ番号はディレ
クトリ４〜７から全てリセットされ処理を終了する。
次に第３の実施例について説明する。
演算プロセッサ24〜27において異常が検出されると第
1,第２の実施例同様、線2402,2502,2602,2702を介しプ
ロセッサ管理部28に報告される。
プロセッサ管理部28は演算プロセッサ24〜27からの異
常報告を受けると異常を起こしたプロセッサ番号とディ
レクトリのクリア処理のためのリクエストコードを線28
01を介し選択器２′で選択されレジスタ３にセットされ
る。レジスタ３は第５図に示されるビット０−15にリク
エストコードを、ビット16−19にプロセッサ番号をセッ
トし、ビット20以降は“0"となる。
レジスタ３は線305を介し命令コードを制御部20′に
送る。制御部20′はディレクトリ４〜７に対する制御プ
ロセッサ29からのプロセッサ番号の削除処理を通常の削
除処理とは異なり、レジスタ３のプロセッサ番号とディ
レクトリ４〜７のプロセッサ番号とのみ一致チェックを
行ない部分空間番号はチェックしない。
比較部12は、線301からのプロセッサ番号とディレク
トリ４のプロセッサ番号との一致を比較器1211で調べ、
アンドゲート1213を介さず直接選択器1214で選択され制
御部20′に報告する。比較部13〜15も同様に処理を行な
い、制御部20′に報告する。
同時にディレクトリ４〜７のプロセッサ番号は線401,
501,601,701を介し、ディレクトリ更新部30〜33に送ら
れると共にディレクトリ更新部30〜33に対し、レジスタ
３から線306を介し、異常を起こしたプロセッサのプロ
セッサ番号が送られる。
ディレクトリ更新部30〜33は、ディレクトリ４〜７か
らのプロセッサ番号からレジスタ３のプロセッサ番号を
リセットして線3001,3101,3102,3301を介しディレクト
リ４〜７に送られる。
ディレクトリ更新部30を第８図に示す。線306からの
プロセッサ番号でレジスタ３のビット16はインバータ30
10に、ビット17はインバータ3011に、ビト18はインバー
タ3012に、ビット19はインバータ3013に送られ正負が反
転され、それぞれアンドゲート3014〜3017に送られる。
線401からのプロセッサ番号は、ディレクトリ４のビッ
ト０がアンドゲート3014に、ビット１がアンドゲート30
15に、ビット２がアンドゲート3016に、ビット３がアン
ドゲート3017に送られ、それぞれ論理積をとり線3001に
送られる。ディレクトリ更新部31〜33はディレクトリ更
新部30と同じ構成である。
制御部20′は比較部12〜15で一致を報告したディレク
トリ４〜７に対し、ディレクトリ更新部30〜33からのデ
ータを取込むようにセット信号を送りセットすることで
処理を終了する。
これより、ディレクトリ４のプロセッサ番号に“010
0"がディレクトリ５〜７のプロセッサ番号にはそれぞれ
“1000",“1100",“0010"がセットされている場合に演
算プロセッサ25から異常が検出された場合について説明
する。
演算プロセッサ25から異常が検出されると線2502を介
しプロセッサ管理部に報告する。プロセッサ管理部は演
算プロセッサ25に異常があることを知らされると、プロ
セッサ番号“0100"とディレクトリのクリア処理のため
のリクエストコードを線2801を介し選択器２′を経てレ
ジスタ３にセットされる。レジスタ３は制御部20′にリ
クエストコードを送ると共に、線301を介し、比較部12
〜15にプロセッサ番号“0100"を送る。比較部12はディ
レクトリ４のプロセッサ番号“0100"と比較部13〜15は
ディレクトリ５〜７のプロセッサ番号“1000",“1100",
“0010"と線301からのプロセッサ番号“0100"とを比較
し、比較部12,14で一致を検出し線1201,1401を介し制御
部20′に報告する（ここで比較一致とは同一ビットに
“1"セットされていれば一致するものである） レジスタ３のプロセッサ番号“0100"は線306を介しデ
ィレクトリ更新部30〜33に送られる。ディレクトリ更新
部30〜33は線306からのプロセッサ番号“0100"とディレ
クトリ４〜７のプロセッサ番号“0100",“1000",“110
0",“0010"で一致するビットを“0"に落とす。第８図に
よりディレクトリ更新部30について示すと、線306から
のプロセッサ番号“0100"はインバータ3010に“0",イン
バータ3011に“1",インバータ3012に“0",インバータ30
13に“0"が送られ、アンドゲート3014にはそれぞれ
“1",“0",“1",“1"が送られる。線401からのプロセッ
サ番号“0100"はアンドゲート3014に“0",アンドゲート
3015に“1",アンドゲート3016に“0",アンドゲート3017
に“0"が送られアンドゲート3014〜3017の出力として
“0",“0",“0",“0"が線3001に送出される。同様の処
理がディレクトリ更新部31〜33で行なわれ、線3101には
“1000",線3201には“1000",線3301には“0010"が送出
される。
制御部20′は線1201,1401からの一致報告によりディ
レクトリ4,6に対し、ディレクトリ更新部30,32からの結
果をセットする様に指示する。
したがって、ディレクトリ４のプロセッサ番号は“00
00",ディレクトリ５〜７の各々は“1000",“1000",“00
10"となり異常を起こしたプロセッサ番号はディレクト
リ４〜７から全てリセットされ処理を終了する。
〔発明の効果〕
以上説明したように本発明は、マルチプロセッサ構成
時にプロセッサが異常を起こした場合、アドレス変換テ
ーブルのディレクトリにあるプロセッサ番号内の異常を
起こしたプロセッサに対するビットを他の正常なプロセ
ッサを使用することでリセットすることにより、アドレ
ス変換テーブルの使用効率の低下及びアドレス変換テー
ブル数の減少により多発するアドレス変換テーブル登録
のためのオーバーヘッドを起こさせないようにする効果
がある。
【図面の簡単な説明】
第１図は本発明の実施例を示す図、第２図は従来技術を
示す図、第３図は本実施例のディレクトリを示す構成
図、第４図は論理アドレスを示す構成図、第５図はレジ
スタ３を示す構成図、第６図は比較部を示す構成図、第
７図はアドレス変換部を示す構成図、第８図はディレク
トリ更新部を示す構成図、第９図はプロセッサ管理部を
示す図である。 １……記憶部、2,2′,21,1210,1214,1611……選択器、
3,8〜11,22……レジスタ、４〜７……ディレクトリ、12
〜15……比較部、16〜19……アドレス変換部、20,20′
……制御部、24〜27……演算プロセッサ、28……プロセ
ッサ管理部、29……制御プロセッサ、1211,1212……比
較器、1213,2811〜2814,2819〜2825,3014〜3017……ア
ンドゲート、1610……カウントレジスタ、1612……アド
レス変換テーブル、3010〜3013……インバータ、2815〜
2818……オアゲート。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】複数個のプロセッサからなり、部分空間番
    号，ページ番号とページ内アドレスで構成した論理アド
    レスを物理アドレスに変換するアドレス変換テーブルを
    複数個備え、かつ、前記プロセッサが記憶部を共有した
    情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
    ブルへのアクセス可能な前記プロセッサを示すアクセス
    可能プロセッサ指示ビットとで前記アドレス変換テーブ
    ルを管理するディレクトリを前記アドレス変換テーブル
    対応に備えたアドレス変換テーブル管理手段と前記アド
    レス変換テーブルの内容更新のために、前記アドレス変
    換テーブル管理手段への更新制御を行なうアドレス変換
    テーブル制御手段と、前記プロセッサが稼働可能である
    ことを管理するプロセッサ管理手段とを有し、 前記プロセッサからの指示により前記プロセッサ管理手
    段で示される稼働可能なプロセッサに対し特定のプロセ
    ッサを前記アドレス変換テーブル管理手段から削除する
    ための強制クリア指示手段と、該強制クリア指示手段に
    より前記プロセッサが前記アドレス変換テーブル制御手
    段にディレクトリクリアリクエストを発行する強制制御
    手段とを備えたことを特徴とする情報処理装置。
  2. 【請求項２】複数個のプロセッサからなり、部分空間番
    号，ページ番号とページ内アドレスで構成した論理アド
    レスを物理アドレスに変換するアドレス変換テーブルを
    複数個備え、かつ、前記プロセッサが記憶部を共有した
    情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
    ブルへのアクセス可能な前記プロセッサを示すアクセス
    可能プロセッサ指示ビットとで前記アドレス変換テーブ
    ルを管理するディレクトリを前記アドレス変換テーブル
    対応に備えたアドレス変換テーブル管理手段と前記アド
    レス変換テーブルの内容更新のために前記アドレス変換
    テーブル管理手段への更新制御を行なうアドレス変換テ
    ーブル制御手段と、前記プロセッサが稼働可能であるこ
    とを管理するプロセッサ管理手段とを有し、 システム全体を管理するためのシステム制御プロセッサ
    と 前記プロセッサ管理手段が前記システム制御プロセッサ
    に対し、アドレス変換テーブル管理手段から特定プロセ
    ッサを削除するための強制クリア指示手段と前記システ
    ムプロセッサから前記強制クリア指示手段にしたがい前
    記アドレス変換テーブル管理手段から特定プロセッサの
    削除を前記アドレス変換テーブル制御手段に要求する強
    制制御手段とを備えたことを特徴とする情報処理装置。
  3. 【請求項３】複数個のプロセッサからなり、部分空間番
    号，ページ番号とページ内アドレスで構成した論理アド
    レスを物理アドレスに変換するアドレス変換テーブルを
    複数個備え、かつ、前記プロセッサが記憶部を共有した
    情報処理装置において、 前記論理アドレスの部分空間番号と該アドレス変換テー
    ブルへのアクセス可能な前記プロセッサを示すアクセス
    可能プロセッサ指示ビットとで前記アドレス変換テーブ
    ルを管理するディレクトリを前記アドレス変換テーブル
    対応に備えたアドレス変換テーブル管理手段と、前記ア
    ドレス変換テーブルの内容更新のために前記アドレス変
    換テーブル管理手段への更新制御を行なうアドレス変換
    テーブル制御手段と前記プロセッサが稼働可能であるこ
    とを管理するプロセッサ管理手段とを有し、 該プロセッサ管理手段が前記プロセッサから前記アドレ
    ス変換テーブル管理手段からの削除要求を受けると前記
    プロセッサ管理手段が前記アドレス変換テーブル制御手
    段に対し、前記アドレス変換テーブル管理手段の特定の
    プロセッサを削除するように指示する強制制御手段とを
    備えたことを特徴とする情報処理装置。
JP2129560A 1990-05-18 1990-05-18 情報処理装置 Expired - Lifetime JP2570466B2 (ja)

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