JP3100807B2 - キャッシュメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置において
使用されるキャッシュメモリ装置、特に、書き込み要求
を一時的に保持するための書き込みバッファを備えたキ
ャッシュメモリ装置に関するものである。

【０００２】

【従来の技術】通常のプログラムにおいてロード／スト
ア命令の頻度は非常に高いので、これらの命令を高速に
処理することは、情報処理装置の高性能化にとって極め
て重要である。そのため、近年では、情報処理装置にお
いて中央処理装置（ＣＰＵ）により高速に読み出し／書
き込みができるキャッシュメモリ装置がよく用いられて
いる。

【０００３】ＣＰＵがキャッシュメモリ装置に対してス
トア命令に基づく書き込み要求を発行する場合、ＣＰＵ
はその書き込み要求の処理完了を待つ必要がない。とこ
ろが、ＣＰＵがロード命令に基づく読み出し要求を発行
する場合には、ＣＰＵはその読み出し要求への応答とし
てのキャッシュメモリ装置からの読み出しデータをすぐ
に必要とする。そこで、情報処理装置の性能を上げるた
めに、キャッシュメモリ装置においてストア命令の処理
を待たせてロード命令の処理を先に行なうことが考えら
れている（Mike Johnson著「Superscalar Microprocess
or Design 」Prentice Hall 出版，1991年，150 〜152
頁参照）。

【０００４】例えば、ストア命令の後にすぐロード命令
が続くような命令シーケンスにおいて、ストア命令がキ
ャッシュミスを起こしたとする。キャッシュメモリ装置
は、ストア命令のアドレスのデータを主記憶装置から読
み出し、そのデータで自己のデータエントリを置き換え
る。主記憶装置のアクセス時間はキャッシュメモリ装置
のアクセス時間と比べて通常、非常に長いので、ストア
命令が完了するまで次のロード命令の処理を待たせるの
は、性能の大きな損失である。

【０００５】また、別の例として、パイプライン動作を
行なう情報処理装置において、複数サイクルを使って演
算する命令の結果をストア命令がメモリへ格納する場
合、ストアすべきデータのアドレスはすぐに得られて
も、前の命令の演算が完了しないため、ストアすべきデ
ータがすぐには得られない場合がある。このストア命令
の後にロード命令がある場合、ストア命令が完了するま
でロード命令を待たせるのも、同様に性能低下をもたら
す。

【０００６】そこで、このようにすぐにストア命令が実
行できない場合、ストア命令の実行を待たせて、先にロ
ード命令を実行する。ただし、ストアすべきデータのア
ドレスとロードすべきデータのアドレスとが一致する場
合はロード命令の実行を先に行なうことはできないの
で、アドレスの比較器によってこれを検出する。複数の
ストア命令を待たせて、先にロード命令を実行する場合
は、ストアすべきデータとそのアドレスとを保持するた
めのラッチを複数持たせ、ロードすべきデータのアドレ
スとラッチに格納されている複数のストアすべきデータ
のアドレスとを比較する。比較器はストアすべきデータ
のアドレスを保持するためのラッチの数だけ必要であ
る。

【０００７】図１０は、従来の２ウェイ・セットアソシ
アティブ方式のキャッシュメモリ装置のブロック図であ
る。図１０において、４０ａ，４０ｂはそれぞれバンク
である。第１バンク４０ａは、データを保持するための
複数のデータエントリ２ａと、データのアドレス情報を
保持するための複数のタグエントリ３ａと、データが有
効であるかどうかを示す複数の有効ビット４ａとを各々
備えている。第２バンク４０ｂも同様に、データエント
リ２ｂと、タグエントリ３ｂと、有効ビット４ｂとを各
々複数備えている。４１は、ストア命令に対する書き込
みアドレス４４と書き込みデータ４５とを保持するため
の書き込みバッファである。この例では、書き込みアド
レス４４と書き込みデータ４５とをそれぞれ２つずつ保
持できる。更に、書き込みバッファ４１は、保持してい
る書き込みアドレス４４と新たに与えられたアドレス１
０とを比較して、一致を検出するための一致検出手段４
２を持つ。７は選択回路であり、ＣＰＵから与えられた
アドレス１０と書き込みバッファ４１から出力される書
き込みアドレス４６とのいずれかを、被選択アドレス１
２として出力する。８ａ，８ｂはヒット検出手段であ
り、第１及び第２バンク４０ａ，４０ｂの各々において
キャッシュヒットの検出を行なう。１３ａ，１３ｂはヒ
ット信号である。４３は、両ヒット検出手段８ａ，８ｂ
のいずれでもキャッシュヒットの検出が行なわれなかっ
た場合に、どのバンクのデータエントリを置き換えるか
を選択するように選択信号１４を出力するための置換制
御手段である。

【０００８】ストア命令が実行されると、選択回路７は
与えられたアドレス１０を選択して出力し、タグエント
リ３ａ，３ｂ及び有効ビット４ａ，４ｂが読み出され、
ヒット検出手段８ａ，８ｂによってキャッシュヒットか
ミスかが検出される。両ヒット検出手段８ａ，８ｂのい
ずれかでヒットが検出されると、書き込みデータがＣＰ
Ｕから与えられるまで、アドレス１０は書き込みアドレ
ス４４として書き込みバッファ４１に格納される。次に
ロード命令が実行されると、同様に、キャッシュヒット
かミスかが検出されるが、同時に、一致検出手段４２に
よって、与えられたアドレス１０と書き込みバッファ４
１に保持されている書き込みアドレス４４とが比較され
る。一致すると、ロード命令で読み出すべきデータはス
トア命令で格納するデータであるので、ストア命令によ
るデータの書き込みが完了するまで、ロード命令による
読み出しは待たされる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
ようなセットアソシアティブ方式をとるキャッシュメモ
リ装置の構成では、１つのアドレスに対してデータを格
納することのできるデータエントリは全てのバンクにそ
れぞれ１つ存在するが、待たされているストア命令がど
のバンクのデータエントリに書き込もうとしているかが
分からないため、アドレスの比較の結果、アドレスが異
なることが検出されても、キャッシュミスを生じたロー
ド命令によって、ストアすべきエントリが置き換えられ
てしまう可能性がある。このため、ストア命令に対して
キャッシュミスとなり、誤動作あるいは性能の低下をも
たらすという問題点を有していた。

【００１０】また、ストア命令の処理を待たせてロード
命令の処理を先に行なおうとしても、書き込みバッファ
に保持されている書き込みアドレスが読み出しアドレス
と一致すると、ストア命令によるデータの書き込みが完
了するまでロード命令による読み出しが待たされる結
果、命令処理効率を向上させ得ない。

【００１１】更に、キャッシュメモリ装置への書き込み
を行なう場合、最初のサイクルでキャッシュヒットかど
うかを検出し、次のサイクルでデータの書き込みを行な
うので、ストア命令を連続して実行する場合、それぞれ
のストア命令に２サイクルを必要とし、情報処理装置の
性能向上の大きな妨げになるという問題点を有してい
た。

【００１２】本発明は、これらの問題点に鑑みてなされ
たものであって、その目的は書き込みバッファを備えた
キャッシュメモリ装置の誤動作防止及び性能向上を図る
ことにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る第１のキャッシュメモリ装置は、セッ
トアソシアティブ方式のもとで、対応するデータエント
リに書き込みアクセス要求が発生した場合にセットさ
れ、書き込みが完了したときにリセットされる複数の書
き込み予約ビットを各バンクに備えた構成を採用したも
のである。キャッシュミスが発生した際の置換制御にあ
たって、待たせているキャッシュアクセス（書き込みア
クセス）に対応するデータエントリ以外のデータエント
リを選択するように、書き込み予約ビットがセットされ
ていないバンクのデータエントリを置き換えるべきデー
タエントリとして優先的に選択する。

【００１４】上記第１のキャッシュメモリ装置によれ
ば、待たせている書き込みアクセスに対応するデータエ
ントリが分かり、そのデータエントリ以外のデータエン
トリを他のアクセス要求に対する置換制御の際に優先的
に選択することができ、待たせている書き込みアクセス
に対応するデータエントリを置き換えることなく、他の
キャッシュアクセスを実行する。

【００１５】本発明に係る第２のキャッシュメモリ装置
は、セットアソシアティブ方式のもとで、連続した２つ
の（第１及び第２の）書き込みアクセス要求に対し、ヒ
ットの検出のためのタグの読み出しとデータの書き込み
とを同時に行なえるように、第１の書き込みアクセス要
求に対してキャッシュヒットを検出したバンクあるいは
置き換えるべきデータエントリを有するバンクを示す識
別信号と、該第１の書き込みアクセス要求に係るアドレ
スのインデックス部とを書き込みバッファに保持してお
き、第１の書き込みアクセス要求に係るデータを書き込
む際に、保持していたインデックス部と保持していた識
別信号とによって書き込むデータエントリを選択するよ
うにしたものである。

【００１６】上記第２のキャッシュメモリ装置におい
て、対応するデータエントリに書き込みアクセス要求が
発生した場合にセットされ、書き込みが完了したときに
リセットされる複数の書き込み予約ビットを各バンクに
更に備えた構成を採用すれば、上記第１のキャッシュメ
モリ装置と同様に、他のアクセス要求に対する置換制御
の際の適切なデータエントリの選択が可能となる。これ
に代えて、他のアクセス要求に係るアドレスのインデッ
クス部と書き込みバッファに保持されているインデック
ス部とが一致した場合には、書き込みバッファに保持さ
れている識別信号で示されたバンクとは異なるバンク
を、他のアクセス要求に対して置き換えるべきバンクと
して選択するようにしても、置換制御の際の適切なデー
タエントリの選択が可能となる。

【００１７】本発明に係る第３のキャッシュメモリ装置
は、セットアソシアティブ方式あるいはダイレクトマッ
プ方式のもとで、書き込みバッファに保持されている書
き込みデータをそのまま読み出しデータとして供給でき
るように、対応するデータエントリに書き込みアクセス
要求が発生した場合にセットされ、書き込みが完了した
ときにリセットされる複数の書き込み予約ビットを備え
た構成を採用したものである。

【００１８】上記第３のキャッシュメモリ装置によれ
ば、書き込みアクセス要求の処理中に読み出しアクセス
要求が与えられた場合には、読み出した書き込み予約ビ
ットのセット／リセットを通じて、両アクセス要求に係
るアドレスのインデックス部の一致／不一致が検知され
る。インデックス部の一致に加えて、従来と同様の方法
でタグ部の一致が検知されると、書き込みバッファに保
持されている書き込みデータがそのまま読み出しデータ
として供給される結果、ストア命令の処理を待たせてロ
ード命令の処理を先に行なうことが可能になる。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２０】（実施例１） 図１は、本発明の第１の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。簡単の
ために、２ウェイ・セットアソシアティブ方式をとる場
合について説明する。図１において、１００はキャッシ
ュメモリ装置、１０１は中央処理装置（ＣＰＵ）、１０
２はバス制御装置、１０３は主記憶装置である。１ａ，
１ｂはそれぞれバンクである。第１バンク１ａは、デー
タを保持するための複数のデータエントリ２ａと、デー
タのアドレスのタグ部を保持するためのタグエントリ３
ａと、データが有効であるかどうかを示す有効ビット４
ａと、データの書き込みが完了していないことを示す書
き込み予約ビット５ａとを各々備えている。第２バンク
１ｂも同様に、データエントリ２ｂと、タグエントリ３
ｂと、有効ビット４ｂと、書き込み予約ビット５ｂとを
各々複数備えている。６は、ストア命令に対する書き込
みアドレス４４と書き込みデータ４５とを保持するため
の書き込みバッファである。この例では、書き込みアド
レス４４と書き込みデータ４５とをそれぞれ２つずつ保
持できる。７は選択回路であり、ＣＰＵ１０１から与え
られたアドレス１０と書き込みバッファ６から出力され
る書き込みアドレス４６とのいずれかを選択して出力す
る。８ａ，８ｂはヒット検出手段であり、両バンク１
ａ，１ｂにおいてそれぞれキャッシュヒットの検出を行
なう。１０４は制御回路であり、ＣＰＵ１０１からのア
クセス要求１０５に応じて、キャッシュメモリ装置１０
０の制御を行なう。

【００２１】ロード命令を実行する場合、ＣＰＵ１０１
は読み出すべきデータのアドレス１０を与え、アクセス
要求１０５により、読み出しの要求を行なう。アドレス
１０は上位ビットのタグ部と下位ビットのインデックス
部とからなる。選択回路７はＣＰＵ１０１から与えられ
たアドレス１０を選択し、２つのバンク１ａ，１ｂのデ
ータエントリ２ａ，２ｂが選択回路７が出力する被選択
アドレス１２のインデックス部を用いて読み出される。
同時に、対応するタグエントリ３ａ，３ｂと有効ビット
４ａ，４ｂとが読み出され、ヒット検出手段８ａ，８ｂ
によってヒットかどうかが検出される。ヒット検出手段
８ａ，８ｂは被選択アドレス（読み出しアドレス）１２
のタグ部とタグエントリ３ａ，３ｂの内容とを比較し
て、一致し、しかも有効ビット４ａ又は４ｂが１であれ
ばキャッシュヒットとしてヒット信号１３ａ又は１３ｂ
を出力し、両バンク１ａ，１ｂのうちヒットを検出した
方から読み出したエントリ２ａ又は２ｂのデータが読み
出しデータ７０としてＣＰＵ１０１へ出力される。どち
らのバンクでもキャッシュヒットが検出されなければ、
キャッシュミスとして、ヒット信号１３ａ，１３ｂによ
ってバス制御装置１０２へ知らされる。バス制御装置１
０２は、キャッシュミスを起こしたアドレス１２によっ
て主記憶装置１０３から対応するデータを読み出して、
両バンク１ａ，１ｂのいずれかの、読み出しアドレス１
２のインデックス部で指定されるデータエントリ２ａ又
は２ｂに格納する。格納すべきバンクの選択は置換制御
手段９によって行なわれ、置換制御手段９が出力する選
択信号１４により、書き込み制御回路１０７が書き込み
の制御を行なう。このとき、主記憶装置１０３から読み
出されたデータが指定されたエントリ２ａ又は２ｂに格
納されると同時に、アドレス１０のタグ部も対応するタ
グエントリ３ａ又は３ｂに格納され、有効ビット４ａ又
は４ｂが１にセットされる。選択する方法は、ランダム
に選ぶ方法や、第１バンク１ａと第２バンク１ｂとを交
互に選ぶ方法や、この図には示していないが、エントリ
毎にヒットの履歴情報を持たせ、この情報を使って最も
使われていないバンクのエントリを選択するＬＲＵ(Lea
st-Recently-Used) 法などがある。

【００２２】ストア命令を実行する場合、ＣＰＵ１０１
は書き込むべきデータ７１とそのデータのアドレス１０
とを与え、アクセス要求１０５により、書き込みの要求
を行なう。キャッシュへの書き込みは、キャッシュヒッ
トが検出されて、どのバンクのエントリに格納すべきか
が分かった後に行なわなければならないので、ヒット検
出のためのサイクルと書き込みのためのサイクルとの２
サイクルが必要である。そのため、書き込みアドレス１
０と書き込みデータ７１とが一旦、書き込みバッファ６
へ格納される。キャッシュヒットが検出されると、次の
サイクルに選択回路７は書き込みバッファ６から出力さ
れた書き込みアドレス４６を選択して、両バンク１ａ，
１ｂに与え、ヒットしたバンクに対して書き込み動作が
行なわれる。ストア命令で書き込むデータが前の命令の
結果のデータであり、前の命令の結果がすぐには得られ
ない場合、結果のデータが得られるまで書き込みアドレ
ス４４だけが書き込みバッファ６に保持され、書き込み
動作が待たされる。キャッシュがミスした場合、バス制
御装置１０２は、ヒット信号１３ａ，１３ｂによりキャ
ッシュミスが知らされ、選択回路７が出力するアドレス
１２によって主記憶装置１０３から該当するデータを読
み出し、バンク１ａ又は１ｂの対応するデータエントリ
２ａ又は２ｂに格納する。その間、書き込みアドレス４
４と書き込みデータ４５とは書き込みバッファ６で待た
される。データエントリ２ａ又は２ｂに書き込む場合、
主記憶装置１０３から読み出されたデータブロックの一
部が書き込みデータで置き換えられて書き込まれる。書
き込み予約ビット５ａ，５ｂはキャッシュヒットかミス
かが検出されたときに１にセットされる。キャッシュヒ
ットが検出された場合は、ヒットしたバンクのエントリ
の対応する書き込み予約ビット５ａ又は５ｂがセットさ
れ、キャッシュミスが検出された場合は、主記憶装置１
０３から読み出したデータを格納するバンクのエントリ
の対応する書き込み予約ビット５ａ又は５ｂが１にセッ
トされる。どのバンクに格納するかは、置換制御手段９
によって選択される。書き込み予約ビット５ａ，５ｂ
は、データの書き込み動作が実際に行なわれると０にリ
セットされる。

【００２３】ＣＰＵ１０１からの読み出し要求（ロード
命令）に対してキャッシュがミスした場合、主記憶装置
１０３から該当するデータを読み出して、両バンク１
ａ，１ｂのうちのいずれか一方のバンクのデータエント
リ２ａ又は２ｂへ格納する。タグ３ａ，３ｂや有効ビッ
ト４ａ，４ｂが読み出されるとき、同時に書き込み予約
ビット５ａ，５ｂが読み出される。書き込み予約ビット
５ａ又は５ｂが１にセットされていると、対応するバン
クのエントリには待たされている書き込み動作が後に行
なわれることが分かる。これは読み出しアドレスのイン
デックス部と待たされている書き込みのアドレスのイン
デックス部とが等しいが、読み出しアドレスのタグ部と
書き込みアドレスのタグ部とが異なる場合である。置換
制御手段９は書き込み予約ビット５ａ又は５ｂが１にセ
ットされていないバンクを選択し、選択信号１４を出力
する。待たされている書き込み要求が複数あり、両バン
ク１ａ，１ｂの書き込み予約ビット５ａ，５ｂが共に１
にセットされている場合は、書き込み動作が完了するま
で読み出し要求を待たせる。また、読み出し要求に対し
てキャッシュがヒットしたが対応する書き込み予約ビッ
ト５ａ又は５ｂが１にセットされている場合は、待たさ
れている書き込みアドレスとロード命令による読み出し
アドレスとが等しい場合である。この場合は、書き込む
データをロード命令の読み出しデータとしてＣＰＵ１０
１へ送る必要があるので、待たされている書き込みが完
了するまで、読み出しは待たされる。読み出し要求に対
してキャッシュがヒットし、かつ対応する書き込み予約
ビット５ａ又は５ｂが０の場合には、対応するデータを
ＣＰＵ１０１に出力し、ＣＰＵ１０１は書き込み動作の
完了を待たずにプログラムの実行を続けることができ
る。

【００２４】図２で例を用いて説明する。ストア命令に
対するキャッシュヒットかミスかの検出が終わったが、
データの書き込み動作が完了する前に、ＣＰＵ１０１に
よりロード命令が要求されると、このロード命令に対す
るキャッシュの読み出し動作をストア命令に対する書き
込み動作の完了より先に行なうことによって、情報処理
装置の性能向上を図ることができる。

【００２５】図２において、サイクル１でＣＰＵ１０１
よりアドレスＡに対してストア命令の要求があり、サイ
クル２でアドレスＢに対してロード命令の要求があると
する。ここで、アドレスＡとアドレスＢとのタグ部は異
なるが、インデックス部は等しい。サイクル１でキャッ
シュのタグが読み出され、アドレスＡに対してキャッシ
ュミスが検出される。このとき、両バンク１ａ，１ｂか
ら読み出された有効ビット４ａ，４ｂは共に１であり、
書き込み予約ビット５ａ，５ｂは共に０であって、置換
制御手段９はアドレスＡのデータを格納すべきバンクと
して第１バンク１ａを選択する。サイクル２では、選択
された第１バンク１ａの対応するタグエントリ３ａにア
ドレスＡのタグ部を格納して、有効ビット４ａと書き込
み予約ビット５ａとを共に１にセットする。このとき、
主記憶装置１０３は以前のアクセスのために使われてお
り、アクセス要求Ａに対する主記憶装置１０３のアクセ
スは待たされる。サイクル３では、アクセス要求Ｂに対
してキャッシュのタグが読み出され、キャッシュヒット
かミスかの検出が行なわれる。アドレスＡとアドレスＢ
とはインデックス部は等しいが、タグ部は異なるため、
キャッシュミスが検出されるが、第１バンク１ａから書
き込み予約ビット５ａが読み出され、第１バンク１ａは
すでにアクセス要求Ａによって書き込まれようとしてい
ることが分かる。置換制御手段９は、読み出された有効
ビット４ａ，４ｂと書き込み予約ビット５ａ，５ｂとを
もとに、アドレスＢに対して置き換えるべきバンクとし
て第２バンク１ｂを選択する。サイクル４では、第２バ
ンク１ｂの対応するタグエントリ３ｂにアドレスＢのタ
グ部を格納して、有効ビット４ｂと書き込み予約ビット
５ｂとを共に１にセットする。主記憶装置１０３に対す
る以前のアクセスはサイクル３で終了するため、サイク
ル４では、アクセス要求Ａ又はＢに対して主記憶装置１
０３のアクセスを開始することができる。ＣＰＵ１０１
にとっては、ロード命令の処理を早く行なった方が、後
続の命令を早く処理でき、性能向上を図ることができ
る。したがって、サイクル４では、アクセス要求Ｂに対
して、主記憶装置１０３がアクセスされる。サイクル６
では、アドレスＢに対するデータが主記憶装置１０３か
ら読み出され、ＣＰＵ１０１に転送されると同時に、第
２バンク１ｂの対応するデータエントリ２ｂに格納さ
れ、書き込み予約ビット５ｂが０にリセットされる。サ
イクル７では、書き込みバッファ６で待たされていたア
クセス要求Ａに対して、主記憶装置１０３のアクセスが
開始される。

【００２６】このように、インデックス部が等しいが、
タグ部が異なる２つのアドレスに対して、異なるバンク
を割り当てることができ、キャッシュメモリ装置を有効
に使うことができる。また、後のアクセスを先に処理し
ても、処理が完了していない前のアクセスに対して格納
されているタグを書き換えることがなく、誤動作を防ぐ
ことができる。

【００２７】上の例で、アドレスＡとアドレスＢとが等
しい場合、サイクル３でアドレスＢに対して第１バンク
１ａのタグ３ａが読み出されたとき、タグが一致し、有
効ビット４ａが１であるが、書き込み予約ビット５ａが
１であるため、対応するエントリ２ａのデータはアクセ
ス要求Ａで更新される前のデータであることが分かり、
アクセスＢはアクセス要求Ａによる書き込みが完了する
まで待たされる。

【００２８】アドレスＡとアドレスＢとのインデックス
部が異なる場合は、アドレスＢに対して、データを格納
すべきバンクは、アドレスＡに対するバンクとは無関係
に選択される。

【００２９】図３に、置換制御手段９が有効ビット４
ａ，４ｂと書き込み予約ビット５ａ，５ｂとを用いて、
キャッシュミスに対して置き換えるバンクを決める方法
の一例を示す。図３において、V(a)、Res(a)はそれぞれ
第１バンク１ａから読み出された有効ビット４ａ、書き
込み予約ビット５ａであり、V(b)、Res(b)はそれぞれ第
２バンク１ｂから読み出された有効ビット４ｂ、書き込
み予約ビット５ｂである。Rep は置換制御手段９が選択
したキャッシュミスに対して置換すべきバンクを示す。
Rep が０の場合は第１バンク１ａを、１の場合は第２バ
ンク１ｂを示す。−Rep は前回選択したバンクと異なる
バンクを示す。例えば前回第１バンク１ａを選択した場
合は、第２バンク１ｂを選択する。ｘはDon't Careを表
し、０でも１でも関係ないことを示す。case７ではRep
はｘとなっているが、これは２つのバンク１ａ，１ｂが
すでに書き込みを待っており、新たなアクセスは待たさ
れ、いずれかの書き込み予約ビット５ａ又は５ｂがリセ
ットされた際に、改めて置き換えるべきバンクが選択さ
れる。

【００３０】この実施例では、キャッシュミスの場合
に、置換制御手段９が選択するバンクは、有効ビット４
ａ，４ｂと書き込み予約ビット５ａ，５ｂとを用いて決
めるとしたが、他の情報、例えば、特定のエントリの置
き換えを禁止するためのロックビットや、キャッシュメ
モリ装置１００のデータが更新され、主記憶装置１０３
のデータと異なっていることを示すダーティビットなど
も合わせて用いて、バンクを選ぶようにしてもよい。

【００３１】このように、置換制御手段９は書き込み予
約ビット５ａ，５ｂによって書き込み予定のエントリの
バンクが分かるので、そのエントリを置き換えないよう
にバンクを選択でき、したがって、キャッシュメモリ装
置１００の性能低下を防ぐことができる。また、書き込
みアドレスと新たなキャッシュアクセス要求のアドレス
とを比較する必要がないので、アドレス比較器が不要で
ある。特に書き込みバッファ６にたくさんの書き込み要
求を保持する場合、効果的である。

【００３２】（実施例２） 図４は、本発明の第２の実施例に係るキャッシュメモリ
装置を示すブロック図である。

【００３３】従来例で示したように、書き込み動作に
は、キャッシュヒットを判定するサイクルとデータを格
納するサイクルとが必要である。したがって、従来、書
き込み動作を連続して行なう場合、それぞれの書き込み
動作に２サイクルを必要としていた。しかし、書き込む
べきバンクが分かっていたら、データを書き込むときに
タグを読み出す必要はない。また、書き込み動作に対し
てキャッシュヒットの判定をするときは、データエント
リのアクセスは必要ない。したがって、２つの書き込み
動作を連続して行なう場合、第１の書き込み要求に対し
てデータの書き込みを行ないながら、第２の書き込み要
求に対してキャッシュヒットの判定を行なうことができ
る。第２の実施例によれば、このようにタグエントリの
読み出しとデータエントリへの書き込みとをオーバーラ
ップして行なうパイプライン処理によって、見かけ上、
毎サイクル書き込み要求を処理できる。

【００３４】図４において、図１と同じ番号を付したも
のは同じ機能を有するものである。図４では、ＣＰＵ１
０１、バス制御装置１０２及び主記憶装置１０３を省略
している。

【００３５】書き込みバッファ２０は、ＣＰＵより書き
込みアドレスとして与えられたアドレス１０のインデッ
クス部１１０と、書き込みデータ１１１と、書き込むべ
きバンクの番号（識別信号）１１２とを保持する。書き
込みバッファ２０に格納されるバンク番号は、タグ３
ａ，３ｂと有効ビット４ａ，４ｂとを読み出して、いず
れかのヒット検出手段８ａ又は８ｂがキャッシュのヒッ
トを検出した場合にそのヒット信号１３ａ又は１３ｂに
よって設定される。また、キャッシュがミスした場合
は、置換制御手段９によって選択されたバンクの選択信
号１４によって設定される。選択回路２１は、与えられ
たアドレス１０のインデックス部と書き込みバッファ２
０から出力された書き込みアドレスのインデックス部１
１９とのいずれかを出力する。データエントリ２ａ，２
ｂとタグエントリ３ａ，３ｂとは、互いに独立にアクセ
スすることができる。データエントリ２ａ，２ｂは選択
回路２１が出力するアドレス２４でアクセスされ、タグ
エントリ３ａ，３ｂはＣＰＵより与えられたアドレス１
０のインデックス部によってアクセスされる。２２ａ，
２２ｂは、データエントリ２ａ，２ｂをアクセスするた
めのデータアクセス回路である。

【００３６】読み出し要求に対しては、選択回路２１は
ＣＰＵより与えられたアドレス１０のインデックス部を
選択して出力する。したがって、データとそのデータに
対応するタグとが同時に読み出され、キャッシュヒット
が検出されたバンクのデータエントリ２ａ又は２ｂのデ
ータが対応するデータアクセス回路２２ａ又は２２ｂに
よって読み出される。一方、書き込み要求に対しては、
選択回路２１は書き込みバッファ２０から出力された書
き込みアドレスのインデックス部１１９を選択する。あ
るいは、読み出し要求がない場合には、選択回路２１は
書き込みバッファ２０の出力アドレス１１９を常に選択
・出力することとしてもよい。実際に書き込まれるの
は、書き込みデータ７１が得られた後であり、書き込み
バッファ２０に保持されている書き込みアドレス１１０
と書き込みバンク番号１１２とを用いて、データアクセ
ス回路２２ａ，２２ｂによって書き込むべきエントリと
バンクとが選択され、書き込みデータ１１１が書き込ま
れる。

【００３７】ストア命令が実行されると、このストア命
令の書き込み要求に対してタグを読み出し、キャッシュ
ヒットかミスかの検出をしながら、同時に、書き込みバ
ッファ２０で待たされている以前の書き込み要求を処理
する。

【００３８】更に、エントリ毎の書き込み予約ビットを
備えたメモリアレー２３ａ，２３ｂをタグエントリ３
ａ，３ｂのためのメモリアレーとは別に設け、キャッシ
ュミスが生じた場合に、待たされている書き込み要求に
対するエントリを置き換えないように、置換制御手段９
がバンクを選択する。この場合、書き込み予約ビット
は、キャッシュヒット検出の場合にアドレス１０のイン
デックス部を用いて読み出され、そのアクセス要求が書
き込み要求の場合はヒットしたバンクのエントリに対し
て、キャッシュミスに対しては置換制御手段９によって
選択されたバンクのエントリに対してそれぞれセットさ
れ、データを書き込むときに選択回路２１が出力するア
ドレス２４を用いてリセットされる。なお、書き込み予
約ビットは、第１の実施例の場合と同様に、タグエント
リ３ａ，３ｂと同じメモリアレー上に構成してもよい。

【００３９】以上のように第２の実施例によれば、書き
込むべきバンクの番号１１２を書き込みバッファ２０に
保持することによって、データを書き込むときに書き込
みアドレスのタグ部を必要としないので、アドレスを保
持するための書き込みバッファ２０の回路が少なくてす
む。更に、データを書き込む際にタグをアクセスする必
要がないので、データエントリ２ａ，２ｂとタグエント
リ３ａ，３ｂとを別々にアクセスするための手段を設け
ることによって、ストア命令に対する書き込み要求をパ
イプライン処理的に、毎サイクル処理できる。

【００４０】（実施例３） 図５は、本発明の第３の実施例に係るキャッシュメモリ
装置のブロック図である。図５において、３０ａ，３０
ｂはそれぞれバンクであり、書き込み予約ビットを持た
ない点を除いて、第２の実施例のバンク１ａ，１ｂと同
じ構成である。３１は書き込みバッファであり、第２の
実施例の書き込みバッファ２０の構成（１１０〜１１
２）に加えて、一致検出手段３２を持つ。

【００４１】ストア命令が実行され、ＣＰＵからアドレ
ス１０が与えられると、アドレス１０のインデックス部
を用いて、両バンク３０ａ，３０ｂのタグ３ａ，３ｂ及
び有効ビット４ａ，４ｂが読み出され、ヒット検出手段
８ａ，８ｂによって、キャッシュヒットかどうかが検出
される。キャッシュヒットの場合は、どのバンクでヒッ
トしたかを示すバンク番号（識別信号）１１２として、
ヒット信号１３ａ及び１３ｂが書き込みバッファ３１に
格納される。このとき、バンク番号に加えて、書き込み
アドレス１０のインデックス部と書き込みデータ７１と
が書き込みバッファ３１に格納される。キャッシュミス
の場合は、置換制御手段３３が出力する選択信号１４
を、データを格納すべきバンクの番号（識別信号）１１
２として書き込みバッファ３１に格納する。その後、書
き込みバッファ３１に格納されている書き込みアドレス
のインデックス部１１０が選択回路２１によって選択さ
れ、更に、書き込みバッファ３１に格納されている書き
込むべきバンクの番号１１２がデータアクセス回路２２
ａ，２２ｂに与えられ、バンクとエントリとが指定さ
れ、データが書き込まれる。

【００４２】２つのストア命令を連続して実行する場
合、２つ目のストア命令のアドレス１０のインデックス
部を用いて、両バンク３０ａ，３０ｂのタグ３ａ，３ｂ
及び有効ビット４ａ，４ｂを読み出しながら、選択回路
２１で書き込みバッファ３１の書き込みアドレス１１９
を選択することにより、第２の実施例と同様に、パイプ
ライン処理的に１サイクル毎に連続して書き込み処理を
行なうことができる。

【００４３】ストア命令に対して、キャッシュのヒット
を検出した後、データを書き込む前に、ロード命令が実
行されると、選択回路２１はロード命令に対するアドレ
ス１０のインデックス部を選択することによって、アド
レス１０のインデックス部でデータ２ａ，２ｂ、タグ３
ａ，３ｂ及び有効ビット４ａ，４ｂが各々読み出され
る。このとき、一致検出手段３２はロード命令のアドレ
ス１０のインデックス部と書き込みバッファ３１で待た
されている書き込みアドレスのインデックス部１１０と
を比較し、一致し、しかも、書き込みアドレスに対応す
る書き込むべきバンクの番号１１２とロード命令のアド
レス１０に対してヒットしたバンクの番号とが一致した
場合、アドレス一致信号１１３を出力する。これは、ロ
ード命令のアドレスと待たされているストア命令のアド
レスとが一致したことを示すので、制御回路１１５はア
ドレス一致信号１１３を受け取ると、このストア命令の
書き込みが完了するまでロード命令を待たせる。ロード
命令に対して、キャッシュがヒットし、しかも、ロード
命令のアドレス１０のインデックス部と書き込みバッフ
ァ３１で待たされている書き込みアドレスのインデック
ス部１１０とが一致しないか、あるいは書き込むべきバ
ンクの番号１１２とヒットしたバンクの番号とが一致し
ない場合は、ヒットしたバンクのエントリ２ａ又は２ｂ
のデータがデータアクセス回路２２ａ又は２２ｂによっ
て読み出されて、ＣＰＵへ出力される。また、一致検出
手段３２によってロード命令のアドレス１０のインデッ
クス部と書き込みバッファ３１で待たされている書き込
みアドレスのインデックス部１１０とが比較され、一致
し、しかも、ロード命令がキャッシュミスを起こした場
合は、一致検出手段３２はインデックス一致信号１１４
を出力する。置換制御手段３３は、インデックス一致信
号１１４と書き込みアドレスに対応する書き込むべきバ
ンクの番号１１２とにより、そのバンク番号以外のバン
クを、キャッシュミスを起こしたロード命令に対して主
記憶装置から読み出したデータを格納するべきバンクと
して選択する。キャッシュミスに対してインデックス一
致信号１１４が出力されなかった場合は、置換制御手段
３３は書き込みバッファ３１に保持されている書き込み
要求とは無関係に、読み出された有効ビット４ａ，４ｂ
を用いて、置き換えるべきバンクを選択し、選択信号１
４を出力する。この場合は、図３のｃａｓｅ１、２、３
及び４の場合と同等である。

【００４４】図６に従来のキャッシュメモリ装置で連続
するストア命令を実行する場合のタイミング図を、図７
に本発明の第２及び第３の実施例のキャッシュメモリ装
置で連続するストア命令を実行する場合のタイミング図
を各々示す。図６に示すように、従来のキャッシュメモ
リ装置はアドレスＢによるタグの読み出しとアドレスＡ
によるデータの書き込みとを同時には実行できないの
で、ストア命令はそれぞれ２サイクルを必要とするが、
図７に示すように、本発明のキャッシュメモリ装置で
は、アドレスＢによるタグの読み出しとアドレスＡによ
るデータの書き込みとを同時に行なうことができ、その
分、アクセスのためのサイクル数を少なくすることがで
きる。

【００４５】以上のように、第３の実施例によれば、書
き込みアドレスのインデックス部１１０と書き込みバン
ク番号１１２とを書き込みバッファ３１に保持し、書き
込みアドレスのインデックス部１１０と新たなアクセス
要求のアドレスのインデックス部との比較と、書き込み
バンク番号１１２とヒットしたバンクの番号との比較と
を行なうことによって、待たされている書き込みと新た
なアクセス要求とのアドレスの一致を検出することがで
き、従来、アドレスのタグ部及びインデックス部の双方
を用いて一致の検出をしていたのに比べ、少ないビット
数の比較でよいので、比較器と書き込みアドレスを保持
するための回路とを小さくすることができ、比較処理の
高速化が図れる。また、新たなアクセスがキャッシュミ
スを起こした場合に、置換制御手段３３が既に選択した
書き込むべきバンクの番号とは異 なる番号を有するバン
クをキャッシュミスを起こしたアクセスに対して主記憶
装置から読み出したデータを格納するバンクとして、優
先的に選択することによって、待たされている書き込み
とのエントリの衝突を防ぎ、誤動作及び性能低下を防
ぐ。

【００４６】（実施例４） 図８は、本発明の第４の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。簡単の
ために、キャッシュメモリ装置１２０がダイレクトマッ
プ方式をとる場合について説明する。ＣＰＵ１０１より
書き込み要求が行なわれると、第１の実施例と同様に、
与えられたアドレス１０を用いてタグ部メモリ１２５よ
りタグ３と有効ビット４と書き込み予約ビット５とが読
み出され、ヒット検出手段８はタグ３とアドレス１０の
タグ部との比較と、有効ビット４の値とにより、キャッ
シュヒットかミスかを検出する。キャッシュヒットの場
合、書き込み予約ビット５を１にセットし、アドレス１
０と書き込みデータ７１とを書き込みバッファ６のエン
トリ４４，４５に格納する。ＣＰＵ１０１がすぐに書き
込みデータを供給することができない場合は、供給でき
るまでこの書き込み処理は待たされる。その後、適当な
時に、書き込みバッファ６に格納されているアドレス４
４が読み出され、選択回路７で選択される。書き込みバ
ッファ６に格納されていた書き込みデータ４５は、選択
回路７が出力するアドレス１２で指定されるデータ部メ
モリ１２４のエントリ２に格納され、同時に、書き込み
予約ビット５が０にリセットされ、書き込み処理が完了
する。

【００４７】キャッシュミスの場合、書き込み予約ビッ
ト５を１にセットし、アドレス１０と書き込みデータ７
１とを書き込みバッファ６に格納し、バス制御装置１０
２により主記憶装置１０３から該当するデータを読み出
す。主記憶装置１０３から読み出されたデータは、一部
を、書き込みバッファ６に格納されている書き込みデー
タ４５で置き換えられて、書き込みバッファ６に格納さ
れているアドレス４４で指定されるデータ部メモリ１２
４のエントリ２に格納される。このとき、書き込みバッ
ファ６に格納されているアドレス４４のタグ部をタグ部
メモリ１２５のエントリ３に格納し、有効ビット４を１
にセットし、書き込み予約ビット５を０にリセットし、
書き込み処理を完了する。

【００４８】次に、書き込み処理が完了する前に読み出
し要求が与えられた場合について説明する。書き込みア
ドレスと読み出しアドレスとが異なる場合は、後の読み
出し処理を先に行なうことができる。このような場合
は、読み出しアドレス１０のインデックス部でタグ部メ
モリ１２５をアクセスし、読み出された書き込み予約ビ
ット５が０であることから容易に検出される。書き込み
アドレスと読み出しアドレスとが等しい場合、あるい
は、書き込みアドレスと読み出しアドレスとのタグ部は
異なるが、インデックス部が等しい場合は、読み出され
た書き込み予約ビット５が１であることから検出され
る。この場合、書き込み予約ビット５は制御回路１２１
に与えられ、制御回路１２１は書き込みバッファ６に保
持されている書き込み要求の処理が完了し、書き込み予
約ビット５が０にリセットされるまで、読み出し処理を
待たせる。

【００４９】このようにして、後続の読み出し要求が前
の書き込み処理で更新される前のデータを誤って読み出
したり、読み出し要求に対するキャッシュミスによっ
て、前の書き込み処理が格納すべきデータとタグとを誤
って書き換えてしまうことを防ぐことができる。しか
も、書き込みアドレスと読み出しアドレスとを比較器で
比較する必要がなく、回路規模を減少させることができ
る。

【００５０】（実施例５） 図９は、本発明の第５の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。簡単の
ため、キャッシュメモリ装置１３０がダイレクトマップ
方式をとる場合について説明する。書き込みバッファ６
は２つのエントリ１３１，１３２を備え、それぞれ書き
込みアドレス１３３と書き込みデータ１３４とを保持す
る。１３５はデータを格納するための複数のエントリ２
を備えたデータ部メモリである。１３６はタグ部メモリ
であり、データ部メモリ１３５のそれぞれのエントリ２
に対応したアドレスのタグエントリ３と、有効ビット４
と、２ビットの書き込み予約ビット１３７，１３８とを
備えている。２ビットの書き込み予約ビット１３７，１
３８はそれぞれ、書き込みバッファ６の２つのエントリ
１３１，１３２に対応する。ＣＰＵ１０１からの書き込
み要求に対して、書き込みアドレス１３３と書き込みデ
ータ１３４とが書き込みバッファ６の第１エントリ１３
１に格納されるときは第１の書き込み予約ビット１３７
が、第２エントリ１３２に格納されるときは第２の書き
込み予約ビット１３８が各々１にセットされる。これ
は、書き込みバッファ６の格納を制御するための書き込
みバッファ格納制御回路１３９が出力するエントリ選択
信号１４０，１４１を書き込み予約ビット１３７，１３
８に格納することによってなされる。

【００５１】書き込み要求に対する処理が完了する前に
ＣＰＵ１０１が読み出し要求を行なう場合について説明
する。読み出しアドレス１０によってタグ部メモリ１３
６をアクセスし、読み出された書き込み予約ビット１３
７，１３８が共に０である場合は、書き込みアドレスと
読み出しアドレスとが異なる場合で、読み出し要求に対
する処理を、書き込み処理の前に行なうことができる。
書き込み予約ビット１３７，１３８のいずれかが１で、
ヒット検出手段８がキャッシュヒットを検出してヒット
信号１３を出力した場合は、書き込みアドレスと読み出
しアドレスとが一致する場合である。例えば、第１の書
き込み予約ビット１３７が１の場合、このビットに対応
する書き込みバッファ６の第１エントリ１３１に格納さ
れている書き込みアドレス１３３と読み出しアドレスと
が等しいことを示す。すなわち、第１エントリ１３１に
格納されている書き込みデータ１３４は、ＣＰＵ１０１
が読み出し要求を行なっているデータである。データ転
送制御回路１４２は、第１エントリ１３１のデータ１３
４を読み出して、ＣＰＵ１０１へ転送する。このように
して、書き込み処理が完了する前に読み出し要求の処理
を行なうことにより必要なデータをＣＰＵ１０１へ供給
することができるので、ＣＰＵ１０１を持たせる時間を
短縮して、情報処理装置の性能向上を図ることができ
る。

【００５２】書き込み予約ビット１３７，１３８のいず
れかが１で、ヒット検出手段８がキャッシュミスを検出
した場合、制御回路１４３は書き込みバッファ６に保持
されている書き込み要求の処理が完了し、書き込み予約
ビット１３７，１３８が共に０にリセットされるまで、
読み出し要求を待たせる。これにより、読み出し要求に
対するキャッシュミスによって、書き込み要求に対する
データとタグとを誤って書き換えることを防ぐことがで
きる。また、書き込み予約ビット１３７，１３８を用い
ることによって、書き込みアドレスと読み出しアドレス
とを比較するための比較器が不要で、回路規模を削減で
きる。

【００５３】なお、第４及び第５の実施例において、キ
ャッシュメモリ装置１２０，１３０はダイレクトマップ
方式としたが、セットアソシアティブ方式でも本発明が
適用できることは明らかである。また、書き込みバッフ
ァ６のエントリ数は２以外に、１でも３以上でもよい。

【００５４】また、第１、第２及び第３の実施例におい
て、キャッシュメモリ装置１００は２ウェイ・セットア
ソシアティブ・キャッシュとしたが、３ウェイ以上のセ
ットアソシアティビティを持つキャッシュメモリ装置に
ついても同様である。

【００５５】また、第２及び第３の実施例において、各
データエントリ２ａ，２ｂは選択回路２１で選択された
アドレス２４でアクセスされるとしたが、該データエン
トリ２ａ，２ｂを２ポートのメモリで構成し、与えられ
たアドレス１０による読み出しと、書き込みバッファ２
０又は３１に格納された書き込みアドレス１１０による
書き込みとを同時に行なうようにしてもよい。この場合
には、選択回路２１の配設を省略できる。これにより、
より多くのロード／ストア命令を実行でき、情報処理装
置の性能を向上させることができる。

【００５６】

【発明の効果】以上のように、本発明によれば、セット
アソシアティブ方式のキャッシュメモリ装置において、
書き込み予約ビットを備えた構成を採用し、あるいはバ
ンクの識別信号を書き込みバッファに保持する構成を採
用したので、書き込み処理を待たせたまま読み出し動作
を行なう場合の適切な置換制御が可能となる。

【００５７】また、セットアソシアティブ方式のキャッ
シュメモリ装置において、ヒットの検出のためのタグの
読み出しとデータの書き込みとを同時に行なえるよう
に、書き込みアクセス要求に対してキャッシュヒットを
検出したバンクあるいは置き換えるべきデータエントリ
を有するバンクを示す識別信号と、該書き込みアクセス
要求に係るアドレスのインデックス部とを書き込みバッ
ファに保持しておく構成を採用したので、連続するスト
ア命令をパイプライン的に高速処理することができる。
しかも、対応するデータエントリに書き込みアクセス要
求が発生した場合にセットされ、書き込みが完了したと
きにリセットされる複数の書き込み予約ビットを各バン
クに更に備えた構成を採用すれば、他のアクセス要求に
対する置換制御の際の適切なデータエントリの選択が可
能となる。これに代えて、他のアクセス要求に係るアド
レスのインデックス部と書き込みバッファに保持されて
いるインデックス部とが一致した場合には、書き込みバ
ッファに保持されている識別信号で示されたバンクとは
異なるバンクを、他のアクセス要求に対して置き換える
べきバンクとして選択するようにしても、置換制御の際
の適切なデータエントリの選択が可能となる。

【００５８】更に、セットアソシアティブ方式あるいは
ダイレクトマップ方式のキャッシュメモリ装置におい
て、書き込みバッファに保持されている書き込みデータ
をそのまま読み出しデータとして供給できるように、ア
ドレス比較のための書き込み予約ビットを備えた構成を
採用したので、ストア命令の処理を待たせてロード命令
の処理を先に行なうことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。

【図２】図１中のキャッシュメモリ装置に対して書き込
み要求と読み出し要求とが続けて発行された場合のタイ
ミング図である。

【図３】図１中の置換制御手段が置換すべきバンクを選
択する方法を示す図である。

【図４】本発明の第２の実施例に係るキャッシュメモリ
装置のブロック図である。

【図５】本発明の第３の実施例に係るキャッシュメモリ
装置のブロック図である。

【図６】従来のキャッシュメモリ装置で連続するストア
命令を実行した場合のタイミング図である。

【図７】本発明の第２及び第３の実施例に係るキャッシ
ュメモリ装置で連続するストア命令を実行した場合のタ
イミング図である。

【図８】本発明の第４の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。

【図９】本発明の第５の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。

【図１０】従来のキャッシュメモリ装置のブロック図で
ある。

【符号の説明】

１ａ，１ｂ，３０ａ，３０ｂ，４０ａ，４０ｂ バンク ２，２ａ，２ｂ データエントリ ３，３ａ，３ｂ タグエントリ ４，４ａ，４ｂ 有効ビット ５，５ａ，５ｂ，２３ａ，２３ｂ，１３７，１３８ 書
き込み予約ビット ６，２０，３１，４１ 書き込みバッファ ７，２１ 選択回路 ８，８ａ，８ｂ ヒット検出手段 ９，３３，４３ 置換制御手段 ２２ａ，２２ｂ データアクセス回路 ３２，４２ 一致検出手段 １００，１２０，１３０ キャッシュメモリ装置 １０１ ＣＰＵ １０２ バス制御装置 １０３ 主記憶装置 １１３ アドレス一致信号 １１４ インデックス一致信号 １２１，１４３ 制御回路 １３１，１３２ 書き込みバッファの第１及び第２エン
トリ（書き込み要求エントリ） １３９ 書き込みバッファ格納制御回路 １４２ データ転送制御回路

フロントページの続き (56)参考文献 特開 昭63−46555（ＪＰ，Ａ) 特開 平４−148256（ＪＰ，Ａ) 特開 昭62−67649（ＪＰ，Ａ) 特開 平４−145552（ＪＰ，Ａ) 特開 昭56−77965（ＪＰ，Ａ) 特開 昭55−77072（ＪＰ，Ａ) 特開 平２−35541（ＪＰ，Ａ) 特開 昭56−117384（ＪＰ，Ａ) 特開 昭57−18073（ＪＰ，Ａ) 特開 昭57−18072（ＪＰ，Ａ) 特開 昭56−159886（ＪＰ，Ａ) 特開 平１−305452（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 セットアソシアティブ方式をとるキャッ
   シュメモリ装置であって、 各々データを格納するための複数のデータエントリと、 各々前記複数のデータエントリのうちの対応する１つの
   データエントリに係るタグを格納するための複数のタグ
   エントリと、 各々前記複数のデータエントリのうちの１つに対応した
   複数の書き込み予約ビットとをそれぞれ有する複数のバ
   ンクと、 書き込みアクセス要求に関連して与えられた書き込みア
   ドレスのタグ部と、前記複数のタグエントリの中から前
   記書き込みアドレスのインデックス部で選択された１つ
   のタグエントリから読み出されたタグとが前記複数のバ
   ンクのうちの１つのバンクにおいて一致した場合には、
   該１つのバンクの中の前記複数の書き込み予約ビットの
   中から前記書き込みアドレスのインデックス部で選択さ
   れた１つの書き込み予約ビットをセットし、かつ前記書
   き込みアクセス要求が満たされた時に前記選択された書
   き込み予約ビットをリセットするための手段と、 前記書き込みアクセス要求に関連して与えられた書き込
   みアドレスのタグ部と、前記複数のタグエントリの中か
   ら前記書き込みアドレスのインデックス部で選択された
   １つのタグエントリから読み出されたタグとが前記複数
   のバンクの全てにおいて一致しない場合には、前記書き
   込みアクセス要求に対して置き換えるべきバンクとして
   選択された１つのバンクの中の前記複数の書き込み予約
   ビットの中から前記書き込みアドレスのインデックス部
   で選択された１つの書き込み予約ビットをセットし、か
   つ前記書き込みアクセス要求が満たされた時に前記選択
   された書き込み予約ビットをリセットするための手段
   と、 他のアクセス要求に関連した付与アドレスのタグ部と、
   前記複数のタグエントリの中から前記付与アドレスのイ
   ンデックス部で選択された１つのタグエントリから読み
   出されたタグとが前記複数のバンクの全てにおいて一致
   しない場合には、前記複数の書き込み予約ビットの中か
   ら前記付与アドレスのインデックス部に応じて読み出さ
   れた１つの書き込み予約ビットがセットされていない１
   つのバンクを、前記他のアクセス要求に対して置き換え
   るべきバンクとして選択するための手段とを備えたこと
   を特徴とするキャッシュメモリ装置。
2. 【請求項２】 請求項１記載のキャッシュメモリ装置に
   おいて、 前記複数のバンクは、各々前記複数のデータエントリの
   うちの対応するデータエントリに格納されたデータが有
   効かどうかを示す複数の有効ビットをそれぞれ更に有す
   ることを特徴とするキャッシュメモリ装置。
3. 【請求項３】 請求項２記載のキャッシュメモリ装置に
   おいて、 前記複数の書き込み予約ビットは、前記複数のタグエン
   トリ及び前記複数の有効ビットと共通のメモリアレーの
   中に構成されたことを特徴とするキャッシュメモリ装
   置。
4. 【請求項４】 請求項２記載のキャッシュメモリ装置に
   おいて、 前記複数の書き込み予約ビットは、前記複数のタグエン
   トリ及び前記複数の有効ビットとは別のメモリアレーの
   中に構成されたことを特徴とするキャッシュメモリ装
   置。
5. 【請求項５】 セットアソシアティブ方式をとるキャッ
   シュメモリ装置であって、 各々データを格納するための複数のデータエントリと、 各々前記複数のデータエントリのうちの対応する１つの
   データエントリに係るタグを格納するための複数のタグ
   エントリと、 各々前記複数のデータエントリのうちの１つに対応した
   複数の書き込み予約ビットとをそれぞれ有する複数のバ
   ンクと、 前記複数のバンクのうち第１の書き込みアクセス要求に
   応答してデータを書き込むべき１つのバンクを示す識別
   信号と、前記第１の書き込みアクセス要求に関連して与
   えられた第１の書き込みアドレスのインデックス部と、
   前記第１の書き込みアクセス要求に関連して与えられた
   書き込みデータとを保持するための書き込みバッファ
   と、 第２の書き込みアクセス要求に関連して与えられた第２
   の書き込みアドレスのタグ部と、前記複数のタグエント
   リの中から前記第２の書き込みアドレスのイン デックス
   部で選択された１つのタグエントリから読み出されたタ
   グとが前記複数のバンクのいずれかにおいて一致するか
   どうかが調べられている間に、前記複数のバンクの中か
   ら前記書き込みバッファに保持されている識別信号を用
   いて１つのバンクを選択し、該選択したバンクの複数の
   データエントリの中から前記書き込みバッファに保持さ
   れているインデックス部を用いて１つのデータエントリ
   を選択し、かつ該選択したデータエントリに、前記書き
   込みバッファに保持されている書き込みデータを書き込
   むための手段と、 前記第１の書き込みアクセス要求に関連して与えられた
   前記第１の書き込みアドレスのタグ部と、前記複数のタ
   グエントリの中から前記第１の書き込みアドレスのイン
   デックス部で選択された１つのタグエントリから読み出
   されたタグとが前記複数のバンクのうちの１つのバンク
   において一致した場合には、該１つのバンクの中の前記
   複数の書き込み予約ビットの中から前記第１の書き込み
   アドレスのインデックス部で選択された１つの書き込み
   予約ビットをセットし、かつ前記第１の書き込みアクセ
   ス要求が満たされた時に前記選択された書き込み予約ビ
   ットをリセットするための手段と、 前記第１の書き込みアクセス要求に関連して与えられた
   前記第１の書き込みアドレスのタグ部と、前記複数のタ
   グエントリの中から前記第１の書き込みアドレスのイン
   デックス部で選択された１つのタグエントリから読み出
   されたタグとが前記複数のバンクの全てにおいて一致し
   ない場合には、前記第１の書き込みアクセス要求に対し
   て置き換えるべきバンクとして選択された１つのバンク
   の中の前記複数の書き込み予約ビットの中から前記第１
   の書き込みアドレスのインデックス部で選択された１つ
   の書き込み予約ビットをセットし、かつ前記第１の書き
   込みアクセス要求が満たされた時に前記選択された書き
   込み予約ビットをリセットするための手段と、 他のアクセス要求に関連した付与アドレスのタグ部と、
   前記複数のタグエントリの中から前記付与アドレスのイ
   ンデックス部で選択された１つのタグエントリから読み
   出されたタグとが前記複数のバンクの全てにおいて一致
   しない場合には、前記複数の書き込み予約ビットの中か
   ら前記付与アドレスのインデックス部に応じて読み出さ
   れた１つの書き込み予約ビットがセットされていない１
   つのバンクを、前記他のアクセス要求に対して置き換え
   るべきバンクとして選択するための手段とを備えたこと
   を特徴とするキャッシュメモリ装置。
6. 【請求項６】 セットアソシアティブ方式をとるキャッ
   シュメモリ装置であって、 各々データを格納するための複数のデータエントリと、 各々前記複数のデータエントリのうちの対応する１つの
   データエントリに係るタグを格納するための複数のタグ
   エントリとをそれぞれ有する複数のバンクと、 前記複数のバンクのうち第１の書き込みアクセス要求に
   応答してデータを書き込むべき１つのバンクを示す識別
   信号と、前記第１の書き込みアクセス要求に関連して与
   えられた第１の書き込みアドレスのインデックス部と、
   前記第１の書き込みアクセス要求に関連して与えられた
   書き込みデータとを保持するための書き込みバッファ
   と、 第２の書き込みアクセス要求に関連して与えられた第２
   の書き込みアドレスのタグ部と、前記複数のタグエント
   リの中から前記第２の書き込みアドレスのインデックス
   部で選択された１つのタグエントリから読み出されたタ
   グとが前記複数のバンクのいずれかにおいて一致するか
   どうかが調べられている間に、前記複数のバンクの中か
   ら前記書き込みバッファに保持されている識別信号を用
   いて１つのバンクを選択し、該選択したバンクの複数の
   データエントリの中から前記書き込みバッファに保持さ
   れているインデックス部を用いて１つのデータエントリ
   を選択し、かつ該選択したデータエントリに、前記書き
   込みバッファに保持されている書き込みデータを書き込
   むための手段と、 前記第１の書き込みアクセス要求に関連して与えられた
   前記第１の書き込みアドレスのタグ部と、前記複数のタ
   グエントリの中から前記第１の書き込みアドレスのイン
   デックス部で選択された１つのタグエントリから読み出
   されたタグとが前記複数のバンクのうちの１つのバンク
   において一致した場合には、該１つのバンクを特定する
   ための信号を前記識別信号として前記書き込みバッファ
   の中に設定するための手段と、 前記第１の書き込みアクセス要求に関連して与えられた
   前記第１の書き込みア ドレスのタグ部と、前記複数のタ
   グエントリの中から前記第１の書き込みアドレスのイン
   デックス部で選択された１つのタグエントリから読み出
   されたタグとが前記複数のバンクの全てにおいて一致し
   ない場合には、前記第１の書き込みアクセス要求に対し
   て置き換えるべきバンクとして選択された１つのバンク
   を特定するための信号を前記識別信号として前記書き込
   みバッファの中に設定するための手段と、 読み出しアクセス要求に関連して与えられた読み出しア
   ドレスのインデックス部と、前記書き込みバッファに保
   持されているインデックス部とが一致し、かつ前記読み
   出しアドレスのタグ部と、前記複数のタグエントリの中
   から前記読み出しアドレスのインデックス部で選択され
   た１つのタグエントリから読み出されたタグとが一致し
   たバンクを特定するための信号と、前記書き込みバッフ
   ァに保持されている識別信号とが一致した場合には、前
   記第１の書き込みアクセス要求が満たされるまで前記読
   み出しアクセス要求を待たせるための手段とを備えたこ
   とを特徴とするキャッシュメモリ装置。
7. 【請求項７】 セットアソシアティブ方式をとるキャッ
   シュメモリ装置であって、 各々データを格納するための複数のデータエントリと、 各々前記複数のデータエントリのうちの対応する１つの
   データエントリに係るタグを格納するための複数のタグ
   エントリとをそれぞれ有する複数のバンクと、 前記複数のバンクのうち第１の書き込みアクセス要求に
   応答してデータを書き込むべき１つのバンクを示す識別
   信号と、前記第１の書き込みアクセス要求に関連して与
   えられた第１の書き込みアドレスのインデックス部と、
   前記第１の書き込みアクセス要求に関連して与えられた
   書き込みデータとを保持するための書き込みバッファ
   と、 第２の書き込みアクセス要求に関連して与えられた第２
   の書き込みアドレスのタグ部と、前記複数のタグエント
   リの中から前記第２の書き込みアドレスのインデックス
   部で選択された１つのタグエントリから読み出されたタ
   グとが前記複数のバンクのいずれかにおいて一致するか
   どうかが調べられている間に、前記複数 のバンクの中か
   ら前記書き込みバッファに保持されている識別信号を用
   いて１つのバンクを選択し、該選択したバンクの複数の
   データエントリの中から前記書き込みバッファに保持さ
   れているインデックス部を用いて１つのデータエントリ
   を選択し、かつ該選択したデータエントリに、前記書き
   込みバッファに保持されている書き込みデータを書き込
   むための手段と、 前記第１の書き込みアクセス要求に関連して与えられた
   前記第１の書き込みアドレスのタグ部と、前記複数のタ
   グエントリの中から前記第１の書き込みアドレスのイン
   デックス部で選択された１つのタグエントリから読み出
   されたタグとが前記複数のバンクのうちの１つのバンク
   において一致した場合には、該１つのバンクを特定する
   ための信号を前記識別信号として前記書き込みバッファ
   の中に設定するための手段と、 前記第１の書き込みアクセス要求に関連して与えられた
   前記第１の書き込みアドレスのタグ部と、前記複数のタ
   グエントリの中から前記第１の書き込みアドレスのイン
   デックス部で選択された１つのタグエントリから読み出
   されたタグとが前記複数のバンクの全てにおいて一致し
   ない場合には、前記第１の書き込みアクセス要求に対し
   て置き換えるべきバンクとして選択された１つのバンク
   を特定するための信号を前記識別信号として前記書き込
   みバッファの中に設定するための手段と、 他のアクセス要求に関連した付与アドレスのインデック
   ス部と、前記書き込みバッファに保持されているインデ
   ックス部とが一致した場合には、前記書き込みバッファ
   に保持されている識別信号で示されたバンクとは異なる
   １つのバンクを、前記他のアクセス要求に対して置き換
   えるべきバンクとして選択するための手段とを備えたこ
   とを特徴とするキャッシュメモリ装置。
8. 【請求項８】 各々データを格納するための複数のデー
   タエントリと、 各々前記複数のデータエントリのうちの対応する１つの
   データエントリに係るタグを格納するための複数のタグ
   エントリと、 各々前記複数のデータエントリのうちの１つに対応した
   複数の書き込み予約ビットと、 書き込みアクセス要求に関連して与えられた書き込みア
   ドレスのタグ部と、前記複数のタグエントリの中から前
   記書き込みアドレスのインデックス部で選択された１つ
   のタグエントリから読み出されたタグとが一致しない場
   合には、前記書き込みアドレスのインデックス部で選択
   されたタグエントリに前記書き込みアドレスのタグ部を
   書き込むための手段と、 前記複数の書き込み予約ビットの中から前記書き込みア
   クセス要求に関連して与えられた書き込みアドレスのイ
   ンデックス部で選択された１つの書き込み予約ビットを
   セットし、かつ前記書き込み要求が満たされた時に前記
   選択された書き込み予約ビットをリセットするための手
   段と、 前記書き込みアクセス要求に関連して与えられた書き込
   みデータを保持するための書き込みバッファと、 読み出しアクセス要求に関連して与えられた読み出しア
   ドレスのタグ部と、前記複数のタグエントリの中から前
   記読み出しアドレスのインデックス部で選択された１つ
   のタグエントリから読み出されたタグとが一致し、かつ
   前記複数の書き込み予約ビットの中から前記読み出しア
   ドレスのインデックス部に応じて読み出された１つの書
   き込み予約ビットがセットされている場合には、前記書
   き込みバッファに保持されている書き込みデータを前記
   読み出しアクセス要求に対する応答データとして供給す
   るための手段とを備えたことを特徴とするキャッシュメ
   モリ装置。
9. 【請求項９】 請求項８記載のキャッシュメモリ装置に
   おいて、 各々前記複数のデータエントリのうちの対応するデータ
   エントリに格納されたデータが有効かどうかを示す複数
   の有効ビットを更に備えたことを特徴とするキャッシュ
   メモリ装置。
10. 【請求項１０】 請求項８記載のキャッシュメモリ装置
    において、 前記書き込みバッファは、前記書き込みアクセス要求に
    関連して与えられた書き込みアドレスのインデックス部
    を更に保持する機能を有し、 前記キャッシュメモリ装置は、 前記複数のデータエントリの中から前記書き込みバッフ
    ァに保持されているインデックス部で選択された１つの
    データエントリに、前記書き込みバッファに保持されて
    いる書き込みデータを書き込むための手段を更に備えた
    ことを特徴とするキャッシュメモリ装置。
11. 【請求項１１】 請求項８記載のキャッシュメモリ装置
    において、 前記書き込みバッファは、各々書き込みデータを保持す
    るための複数の書き込み要求エントリを有することを特
    徴とするキャッシュメモリ装置。
12. 【請求項１２】 請求項１１記載のキャッシュメモリ装
    置において、 前記複数の書き込み予約ビットの各々は、前記複数の書
    き込み要求エントリのうちの１つを指定するようにセッ
    トされることを特徴とするキャッシュメモリ装置。