JP2594919B2 - ロジックｌｓｉ - Google Patents
ロジックｌｓｉInfo
- Publication number
- JP2594919B2 JP2594919B2 JP61219561A JP21956186A JP2594919B2 JP 2594919 B2 JP2594919 B2 JP 2594919B2 JP 61219561 A JP61219561 A JP 61219561A JP 21956186 A JP21956186 A JP 21956186A JP 2594919 B2 JP2594919 B2 JP 2594919B2
- Authority
- JP
- Japan
- Prior art keywords
- bus cycle
- internal bus
- signal
- end signal
- logic lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセツサ等のロジツクLSIに係
り、特に高速なバスサイクルの実現に好適なバス制御方
式に関する。
り、特に高速なバスサイクルの実現に好適なバス制御方
式に関する。
従来のマイクロプロセツサ等でシステム構成が大きく
なることが予想される上位ロジツクLSIは、アクセス時
間の異なる種々のデバイスとバス接続をしなければなら
ないため、非同期方式によるバス制御方式を導入してい
る。
なることが予想される上位ロジツクLSIは、アクセス時
間の異なる種々のデバイスとバス接続をしなければなら
ないため、非同期方式によるバス制御方式を導入してい
る。
非同期方式によるバス制御方式は、ロジツクLSIとア
クセスしようとしているデバイスとの間のバスによる通
信をシエイクハンド方式によつて制御する。バスサイク
ルでは、まずロジツクLSI側でアクセスアドレスを出力
し、書き込みサイクルではデータも出力する。アクセス
されたデバイス側では、通信終了のタイミグを知らせる
バスサイクル終了信号をロジツクLSI側に送る。ロジツ
クLSIは、この信号を受け取つてから、読み出しサイク
ルではバス上からデータを読取りバスサイクルを終了す
る。
クセスしようとしているデバイスとの間のバスによる通
信をシエイクハンド方式によつて制御する。バスサイク
ルでは、まずロジツクLSI側でアクセスアドレスを出力
し、書き込みサイクルではデータも出力する。アクセス
されたデバイス側では、通信終了のタイミグを知らせる
バスサイクル終了信号をロジツクLSI側に送る。ロジツ
クLSIは、この信号を受け取つてから、読み出しサイク
ルではバス上からデータを読取りバスサイクルを終了す
る。
このように非同期方式によるバス制御では、アクセス
されたデバイスがバス上にデータを送り出す、あるいは
バス上からデータを受取る前に、あらかじめバスサイク
ルの終了タイミングを予測してバスサイクル終了信号を
ロジツクLSI側に送り出す必要がある。
されたデバイスがバス上にデータを送り出す、あるいは
バス上からデータを受取る前に、あらかじめバスサイク
ルの終了タイミングを予測してバスサイクル終了信号を
ロジツクLSI側に送り出す必要がある。
この種の方式によるバス制御のタイミングチヤート例
を第２図に、ロジツクLSI14周辺の構成例を第３図に示
す。第２図中、AV（アドレスバリド:Address Valid）信
号はロジツクLSIが出力するアドレスが有効になつたこ
とを示し、DC（データ コンプリート:Data Complete）
信号が周辺デバイスによるバスサイクル終了信号であ
る。
を第２図に、ロジツクLSI14周辺の構成例を第３図に示
す。第２図中、AV（アドレスバリド:Address Valid）信
号はロジツクLSIが出力するアドレスが有効になつたこ
とを示し、DC（データ コンプリート:Data Complete）
信号が周辺デバイスによるバスサイクル終了信号であ
る。
この種の装置としては16ビツトマイクロコンピユータ
68000等がある。
68000等がある。
上記従来技術は、チツプ外部でのバスサイクル終了信
号の生成遅延の点について配慮がされておらず、外部デ
バイスのアクセス時間が高速化されても、バスサイクル
終了信号の生成遅延によつてバスサイクルが高速化でき
ないという問題があつた。
号の生成遅延の点について配慮がされておらず、外部デ
バイスのアクセス時間が高速化されても、バスサイクル
終了信号の生成遅延によつてバスサイクルが高速化でき
ないという問題があつた。
本発明の目的は、バスサイクル終了信号の生成遅延に
よるバスサイクルの延長をなくし、高速アクセス可能な
デバイスの特性を生かしたシステム構成を実現可能とす
ることにある。
よるバスサイクルの延長をなくし、高速アクセス可能な
デバイスの特性を生かしたシステム構成を実現可能とす
ることにある。
上記目的は、高速アクセス可能なデバイスのアクセス
時にはバスサイクル終了信号をチツプ内部で生成するこ
とにより、達成される。
時にはバスサイクル終了信号をチツプ内部で生成するこ
とにより、達成される。
高速アクセス可能なデバイスをある特定のアドレス空
間に配置することは一般的である。そのため、アクセス
アドレスがこの特定アドレス空間内にあるかどうかによ
つて、バスサイクル終了信号をチツプ内部で生成するか
どうかを判断することができる。内部で生成されたバス
サイクル終了信号は、チツプ外部より入力されるバスサ
イクル終了信号（周辺デバイスが生成）とOR論理をとつ
て従来の非同期方式によるバス制御回路に入力すればよ
い。
間に配置することは一般的である。そのため、アクセス
アドレスがこの特定アドレス空間内にあるかどうかによ
つて、バスサイクル終了信号をチツプ内部で生成するか
どうかを判断することができる。内部で生成されたバス
サイクル終了信号は、チツプ外部より入力されるバスサ
イクル終了信号（周辺デバイスが生成）とOR論理をとつ
て従来の非同期方式によるバス制御回路に入力すればよ
い。
外部デバイスにはロジツクLSIによりバスサイクル終
了信号を内部生成したことを知らせることにより誤動作
の発生を防止することができる。
了信号を内部生成したことを知らせることにより誤動作
の発生を防止することができる。
以下、本発明の一実施例を第１図により説明する。
内部でアクセス時にバスサイクル終了信号を生成する
アドレス空間は領域指定レジスタ１によつて指定する。
このレジスタ１への指定情報の書込みは、マイクロプロ
セツサ等のコンデイシヨンコードレジスタ等コントロー
ルレジスタと同様に、命令によつて行なう。レジスタ１
で指定されたアドレス空間は一致検出回路２に入力され
る。一致検出回路２はこのレジスタ１で指定されたアド
レス空間内に、アクセスアドレス６が存在するかどうか
をチエツクする。アクセスアドレス６は、メモリアクセ
ス時にチツプより出力するアドレス３を、タイミング発
生回路４からの制御信号でラツチ５を通して同期化され
た信号である。領域指定レジスタ１および一致検出回路
２の回路構成例を、第４図を用いて説明する。
アドレス空間は領域指定レジスタ１によつて指定する。
このレジスタ１への指定情報の書込みは、マイクロプロ
セツサ等のコンデイシヨンコードレジスタ等コントロー
ルレジスタと同様に、命令によつて行なう。レジスタ１
で指定されたアドレス空間は一致検出回路２に入力され
る。一致検出回路２はこのレジスタ１で指定されたアド
レス空間内に、アクセスアドレス６が存在するかどうか
をチエツクする。アクセスアドレス６は、メモリアクセ
ス時にチツプより出力するアドレス３を、タイミング発
生回路４からの制御信号でラツチ５を通して同期化され
た信号である。領域指定レジスタ１および一致検出回路
２の回路構成例を、第４図を用いて説明する。
領域指定レジスタ１はアドレス空間を指定するための
レジスタ７および、レジスタ７で指定する各ビツトの有
効性を規定するマスク用レジスタ８から構成される。マ
スク用レジスタ８内の全ビツトを“1"にしておくと、ア
ドレス６にどのような値が入ろうとも、アクセスアドレ
スは指定領域内であるという信号（９の信号が“1"）が
出力される。この場合、バスサイクル終了信号はチツプ
内部で自動生成される。この逆にマスク用レジスタ８内
の全ビツトを“0"にしておくと、アクセスアドレス６が
レジスタ７の値と完全に一致しない限り、指定領域外で
あることを表わす信号９＝“0"が出力される。この領域
指定レジスタ１と一致検出回路２はペアで複数組、設定
可能で、この場合は一致検出回路２の出力９をそれぞれ
オア（OR）論理でまとめれば良い。また、この回路構成
は連想メモリで実現することもできる。
レジスタ７および、レジスタ７で指定する各ビツトの有
効性を規定するマスク用レジスタ８から構成される。マ
スク用レジスタ８内の全ビツトを“1"にしておくと、ア
ドレス６にどのような値が入ろうとも、アクセスアドレ
スは指定領域内であるという信号（９の信号が“1"）が
出力される。この場合、バスサイクル終了信号はチツプ
内部で自動生成される。この逆にマスク用レジスタ８内
の全ビツトを“0"にしておくと、アクセスアドレス６が
レジスタ７の値と完全に一致しない限り、指定領域外で
あることを表わす信号９＝“0"が出力される。この領域
指定レジスタ１と一致検出回路２はペアで複数組、設定
可能で、この場合は一致検出回路２の出力９をそれぞれ
オア（OR）論理でまとめれば良い。また、この回路構成
は連想メモリで実現することもできる。
一致検出回路２の出力９は、指定領域内であつたこと
をチツプ周辺のデバイスに知らせるため、信号10のSC
（シンクロナス サイクロ:Synchronous Cycle）信号と
してチツプ外部に出力されると同時に、最小バスサイク
ルとなるバスサイクル終了信号（DC;データ コンプリ
ート:Data Complete）13のタイミングに合わせて信号11
として出力される。
をチツプ周辺のデバイスに知らせるため、信号10のSC
（シンクロナス サイクロ:Synchronous Cycle）信号と
してチツプ外部に出力されると同時に、最小バスサイク
ルとなるバスサイクル終了信号（DC;データ コンプリ
ート:Data Complete）13のタイミングに合わせて信号11
として出力される。
この信号11はバスサイクル終了信号13と、OR論理がと
られ、バスサイクル制御回路に入力される。本発明の内
部バスサイクル終了信号生成部は、外部構成されるバス
サイクル終了信号DC（13）生成部と並列接続されている
ため、外部でのみこのDC信号13を生成するシステム構成
をとる場合にも障害とはならない。
られ、バスサイクル制御回路に入力される。本発明の内
部バスサイクル終了信号生成部は、外部構成されるバス
サイクル終了信号DC（13）生成部と並列接続されている
ため、外部でのみこのDC信号13を生成するシステム構成
をとる場合にも障害とはならない。
第５図に本実施例において、バスサイクル終了信号を
内部生成した場合のタイミングチヤートを示す。バスサ
イクルは最小バスサイクルに固定され、指定領域内であ
つたことを示すSC信号10がアサートされる。
内部生成した場合のタイミングチヤートを示す。バスサ
イクルは最小バスサイクルに固定され、指定領域内であ
つたことを示すSC信号10がアサートされる。
本発明によれば、充分に高速アクセス可能なデバイス
との間の通信においては、バスサイクル終了信号を外部
生成することなしに、最小バスサイクル応答を可能とす
るので、システム構成に合わせて最良のバス制御をする
ことができ、ロジツクLSIの性能を決定するデータ転送
を高速化することができる効果がある。
との間の通信においては、バスサイクル終了信号を外部
生成することなしに、最小バスサイクル応答を可能とす
るので、システム構成に合わせて最良のバス制御をする
ことができ、ロジツクLSIの性能を決定するデータ転送
を高速化することができる効果がある。
第１図は本発明の一実施例の構成図、第２図は従来の非
同期方式によるバスサイクルのタイミングチヤート例、
第３図は従来の非同期方式によるバス制御を実現するた
めのチツプ周辺の構成例、第４図は本発明の実施例の主
要構成部、第５図は本発明実施例によるバス制御のタイ
ミングチヤートである。 １……領域指定レジスタ、２……アドレス空間の一致検
出回路、６……アクセスアドレス、10……領域内表示信
号、13……バスサイクル終了信号、14……ロジツクLS
I、15……遅延回路等、16,17……デコーダ、18……周辺
制御装置等、19……各種メモリ、20……データバス。
同期方式によるバスサイクルのタイミングチヤート例、
第３図は従来の非同期方式によるバス制御を実現するた
めのチツプ周辺の構成例、第４図は本発明の実施例の主
要構成部、第５図は本発明実施例によるバス制御のタイ
ミングチヤートである。 １……領域指定レジスタ、２……アドレス空間の一致検
出回路、６……アクセスアドレス、10……領域内表示信
号、13……バスサイクル終了信号、14……ロジツクLS
I、15……遅延回路等、16,17……デコーダ、18……周辺
制御装置等、19……各種メモリ、20……データバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 郭和 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 島田 茂 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 実開 昭60−95653（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】バスサイクルの間にバスを介して外部デバ
イスをアクセスするアクセスアドレスを出力し、上記外
部デバイスからの外部信号に応答して上記バスサイクル
を終了するロジックLSIであって、 上記アクセスのアドレス空間の指定領域を指定する指定
手段と、 上記指定手段により指定された上記指定領域内に上記ア
クセスアドレスが有る場合に、上記バスサイクルを終了
する内部バスサイクル終了信号を出力する内部バスサイ
クル終了手段とを具備し、上記指定領域内に上記アクセ
スアドレスがない場合に、上記外部デバイスからの上記
外部信号に応答して上記バスサイクルを終了することを
特徴とするロジックLSI。 - 【請求項２】上記内部バスサイクル終了手段は、 上記アクセスアドレスと上記指定手段により指定された
上記指定領域のアドレスとを比較し、上記アクセスアド
レスが上記指定領域内に有る場合に一致出力を出力する
比較手段と、 上記比較手段の上記一致出力に応答して上記内部バスサ
イクル終了信号を出力する終了出力手段とからなること
を特徴とする特許請求の範囲第１項記載のロジックLS
I。 - 【請求項３】上記内部バスサイクル終了手段の上記終了
出力手段は上記比較手段の上記一致出力とクロックが印
可されるタイミング発生手段とに応答して上記内部バス
サイクル終了信号を出力することを特徴とする特許請求
の範囲第２項に記載のロジックLSI。 - 【請求項４】上記外部デバイスからの上記外部信号と上
記内部バスサイクル終了手段からの上記内部バスサイク
ル終了信号は論理和された後に上記バスサイクルを終了
するバス制御回路に供給されることを特徴とする特許請
求の範囲第１項から第３項までのいずれかに記載のロジ
ックLSI。 - 【請求項５】上記ロジックLSIはマイクロプロセッサで
あることを特徴とする特許請求の範囲第１項から第４項
までのいずれかに記載のロジックLSI。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219561A JP2594919B2 (ja) | 1986-09-19 | 1986-09-19 | ロジックｌｓｉ |
| US07/084,808 US5109492A (en) | 1986-09-19 | 1987-08-13 | Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219561A JP2594919B2 (ja) | 1986-09-19 | 1986-09-19 | ロジックｌｓｉ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299540A Division JP2581484B2 (ja) | 1995-11-17 | 1995-11-17 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375960A JPS6375960A (ja) | 1988-04-06 |
| JP2594919B2 true JP2594919B2 (ja) | 1997-03-26 |
Family
ID=16737434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219561A Expired - Lifetime JP2594919B2 (ja) | 1986-09-19 | 1986-09-19 | ロジックｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594919B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938828A (ja) * | 1982-08-27 | 1984-03-02 | Hitachi Ltd | デ−タ処理システム |
| JPS59144930A (ja) * | 1983-02-07 | 1984-08-20 | Hitachi Ltd | マイクロコンピユ−タ |
| JPS6095653U (ja) * | 1983-12-01 | 1985-06-29 | 横河電機株式会社 | デ−タバス制御装置 |
-
1986
- 1986-09-19 JP JP61219561A patent/JP2594919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6375960A (ja) | 1988-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |