JP2000330877A - バスモニタ回路 - Google Patents
バスモニタ回路Info
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- JP2000330877A JP2000330877A JP11135545A JP13554599A JP2000330877A JP 2000330877 A JP2000330877 A JP 2000330877A JP 11135545 A JP11135545 A JP 11135545A JP 13554599 A JP13554599 A JP 13554599A JP 2000330877 A JP2000330877 A JP 2000330877A
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Abstract
(57)【要約】
【課題】 高速なＣＰＵクロックで動作するマスタユニ
ットが実行する共通バス上のバスサイクルを遅延させる
ことなく、バスサイクルの情報を正しくモニタ用メモリ
に書き込むことを可能とする。 【解決手段】 共通バス上の全ての信号が有効であるこ
とを示すバス有効信号Ｓ１をトリガ信号として共通バス
上の信号を予め設定されたモニタ条件と照合するモニタ
条件照合部１０８から出力される一致信号Ｓ２より生成
するバスラッチ信号Ｓ３で共通バス上のアドレスバスの
情報・データバスの情報・転送属性（マスタユニット番
号，リード／ライト等）のラッチを行う。ライト生成部
１１０は、一致信号Ｓ２よりモニタ用メモリのライト信
号Ｓ４を生成する。バスラッチ信号Ｓ３を生成するラッ
チ生成部１０９は、ライト信号Ｓ４がネゲートされるこ
とにより共通バス上のラッチを解除する。
ットが実行する共通バス上のバスサイクルを遅延させる
ことなく、バスサイクルの情報を正しくモニタ用メモリ
に書き込むことを可能とする。 【解決手段】 共通バス上の全ての信号が有効であるこ
とを示すバス有効信号Ｓ１をトリガ信号として共通バス
上の信号を予め設定されたモニタ条件と照合するモニタ
条件照合部１０８から出力される一致信号Ｓ２より生成
するバスラッチ信号Ｓ３で共通バス上のアドレスバスの
情報・データバスの情報・転送属性（マスタユニット番
号，リード／ライト等）のラッチを行う。ライト生成部
１１０は、一致信号Ｓ２よりモニタ用メモリのライト信
号Ｓ４を生成する。バスラッチ信号Ｓ３を生成するラッ
チ生成部１０９は、ライト信号Ｓ４がネゲートされるこ
とにより共通バス上のラッチを解除する。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のスレーブ
ユニットと複数のマスタユニットから構成されるシステ
ムにおける共通バス上のバスサイクルの情報をモニタす
るバスモニタ回路に関する。
ユニットと複数のマスタユニットから構成されるシステ
ムにおける共通バス上のバスサイクルの情報をモニタす
るバスモニタ回路に関する。
【０００２】
【従来の技術】複数のスレーブユニットと複数のマスタ
ユニットから構成されるシステムの共通バス上のバスサ
イクルの情報をモニタ用メモリ書き込む従来のバスモニ
タ回路では、複数のマスタユニットが共通バスを介して
スレーブユニットへのアクセスを実行し、予め設定され
たモニタ条件と一致したバスサイクルのアドレスバスの
情報・データバスの情報・転送属性（マスタユニット番
号，リード／ライト等）をモニタ用メモリに書き込むこ
とを行っている。図６は、従来のバスモニタ回路を説明
する構成図であり、図７は、モニタ用メモリへの書き込
みタイミングを説明するタイミングチャートである。
ユニットから構成されるシステムの共通バス上のバスサ
イクルの情報をモニタ用メモリ書き込む従来のバスモニ
タ回路では、複数のマスタユニットが共通バスを介して
スレーブユニットへのアクセスを実行し、予め設定され
たモニタ条件と一致したバスサイクルのアドレスバスの
情報・データバスの情報・転送属性（マスタユニット番
号，リード／ライト等）をモニタ用メモリに書き込むこ
とを行っている。図６は、従来のバスモニタ回路を説明
する構成図であり、図７は、モニタ用メモリへの書き込
みタイミングを説明するタイミングチャートである。
【０００３】
【発明が解決しようとする課題】上述した従来のバスモ
ニタ回路では、マスタユニット間で動作周波数（以下、
ＣＰＵクロックという）が異なる場合は、スレーブユニ
ットがバス応答信号（以下、ＡＣＫという）を出力し、
マスタユニットがバスサイクルを終了するまでの時間、
即ち、共通バス上の全ての信号が有効である時間が異な
るたるために、次のような問題点があった。
ニタ回路では、マスタユニット間で動作周波数（以下、
ＣＰＵクロックという）が異なる場合は、スレーブユニ
ットがバス応答信号（以下、ＡＣＫという）を出力し、
マスタユニットがバスサイクルを終了するまでの時間、
即ち、共通バス上の全ての信号が有効である時間が異な
るたるために、次のような問題点があった。
【０００４】第１の問題点は、安価な中低速メモリをモ
ニタ用メモリとして使用した場合には、高速なＣＰＵク
ロックで動作するマスタユニットが実行する共通バス上
のバスサイクルを遅延させなくてはならず、共通バスの
伝送能力を低下させてしまうということである。
ニタ用メモリとして使用した場合には、高速なＣＰＵク
ロックで動作するマスタユニットが実行する共通バス上
のバスサイクルを遅延させなくてはならず、共通バスの
伝送能力を低下させてしまうということである。
【０００５】高速なＣＰＵクロックで動作するマスタユ
ニットが実行する共通バス上のバスサイクルは、バス有
効信号Ｓ１のアサート幅およびアドレスバス、データバ
ス、転送属性のホールドが短く、モニタ用メモリが要求
するライトパルス幅を生成するためには、図５に示すよ
うに、バスモニタ部には共通バス上のＡＣＫを直接入力
し、マスタユニットへは遅延させたＡＣＫを入力するこ
とにより共通バス上のバスサイクルの終了を遅延させる
必要があった。
ニットが実行する共通バス上のバスサイクルは、バス有
効信号Ｓ１のアサート幅およびアドレスバス、データバ
ス、転送属性のホールドが短く、モニタ用メモリが要求
するライトパルス幅を生成するためには、図５に示すよ
うに、バスモニタ部には共通バス上のＡＣＫを直接入力
し、マスタユニットへは遅延させたＡＣＫを入力するこ
とにより共通バス上のバスサイクルの終了を遅延させる
必要があった。
【０００６】第２の問題点は、マスタユニットのＣＰＵ
クロックに見合った共通バスの伝送能力を実現するため
には、モニタ用メモリにアクセスタイムが高速なメモリ
を選択する必要があり、高価であるということである。
クロックに見合った共通バスの伝送能力を実現するため
には、モニタ用メモリにアクセスタイムが高速なメモリ
を選択する必要があり、高価であるということである。
【０００７】共通バス上の全ての信号が有効な時間が短
く、アドレスバス、データバス、転送属性のホールドが
短い高速なＣＰＵクロックで動作するマスタユニットが
実行するバスサイクルにおいてもモニタ用メモリへの書
き込みを行うためには、高速なアクセスタイムで動作す
る高価なメモリをモニタ用メモリとして使用する必要が
あった。
く、アドレスバス、データバス、転送属性のホールドが
短い高速なＣＰＵクロックで動作するマスタユニットが
実行するバスサイクルにおいてもモニタ用メモリへの書
き込みを行うためには、高速なアクセスタイムで動作す
る高価なメモリをモニタ用メモリとして使用する必要が
あった。
【０００８】この発明の目的は、高速なＣＰＵクロック
で動作するマスタユニットが実行する共通バス上のバス
サイクルを遅延させることなく、バスサイクルの情報を
正しくモニタ用メモリに書き込むことを可能とするバス
モニタ回路を提供することにある。
で動作するマスタユニットが実行する共通バス上のバス
サイクルを遅延させることなく、バスサイクルの情報を
正しくモニタ用メモリに書き込むことを可能とするバス
モニタ回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明は、動作周波数
が異なる複数のマスタユニットが共通バスを介して複数
のスレーブユニットに接続されており、マスタユニット
が共通バスを介してスレーブユニットへのアクセスを実
行し、予め設定されたモニタ条件と一致した共通バス上
の情報をモニタ用メモリに書き込むバスモニタ回路にお
いて、マスタユニット間でＣＰＵクロックが異なるため
に共通バス上の全ての信号が有効であることを示すバス
有効信号のアサート幅が異なる場合においても、このバ
ス有効信号をトリガ信号として共通バス上の情報を予め
設定されたモニタ条件と照合し、モニタ条件と一致した
ときに一致信号を出力するモニタ条件照合部と、前記一
致信号を検出したときにラッチ信号を出力するラッチ生
成部と、前記ラッチ信号により前記共通バス上の情報を
ラッチするラッチ部と、前記ラッチ部にラッチされた前
記共通バス上の情報を書き込むモニタ用メモリと、前記
一致信号を検出したときに前記モニタ用メモリが要求す
る書き込みパルス幅を確保するライト信号を出力するラ
イト生成部と、を備えることを特徴とする。
が異なる複数のマスタユニットが共通バスを介して複数
のスレーブユニットに接続されており、マスタユニット
が共通バスを介してスレーブユニットへのアクセスを実
行し、予め設定されたモニタ条件と一致した共通バス上
の情報をモニタ用メモリに書き込むバスモニタ回路にお
いて、マスタユニット間でＣＰＵクロックが異なるため
に共通バス上の全ての信号が有効であることを示すバス
有効信号のアサート幅が異なる場合においても、このバ
ス有効信号をトリガ信号として共通バス上の情報を予め
設定されたモニタ条件と照合し、モニタ条件と一致した
ときに一致信号を出力するモニタ条件照合部と、前記一
致信号を検出したときにラッチ信号を出力するラッチ生
成部と、前記ラッチ信号により前記共通バス上の情報を
ラッチするラッチ部と、前記ラッチ部にラッチされた前
記共通バス上の情報を書き込むモニタ用メモリと、前記
一致信号を検出したときに前記モニタ用メモリが要求す
る書き込みパルス幅を確保するライト信号を出力するラ
イト生成部と、を備えることを特徴とする。
【００１０】この発明は、モニタ用メモリへの書き込み
を共通バス上の信号が変化した後も書き込めるようにす
ることにより、複数マスタユニット間のＣＰＵクロック
が異なることによりスレーブユニットがＡＣＫを出力
し、何れかのマスタユニットがバスサイクルを終了まで
の時間が異なる場合においてもモニタするべきバスサイ
クルの情報を正しくモニタ用メモリに書き込むことを可
能とするものである。
を共通バス上の信号が変化した後も書き込めるようにす
ることにより、複数マスタユニット間のＣＰＵクロック
が異なることによりスレーブユニットがＡＣＫを出力
し、何れかのマスタユニットがバスサイクルを終了まで
の時間が異なる場合においてもモニタするべきバスサイ
クルの情報を正しくモニタ用メモリに書き込むことを可
能とするものである。
【００１１】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は、この発明のバスモニタ回路を備え
たシステムの構成図である。図１に示すシステムは、Ｃ
ＰＵクロックが異なるマスタユニット２，３と、スレー
ブユニット４，５，６と、バスモニタ回路１とにより構
成されている。
たシステムの構成図である。図１に示すシステムは、Ｃ
ＰＵクロックが異なるマスタユニット２，３と、スレー
ブユニット４，５，６と、バスモニタ回路１とにより構
成されている。
【００１３】図１において、バスモニタ回路１は、マス
タユニット２，３から出力されるアドレスバスＢ１、デ
ータバスＢ２、転送属性（マスタユニット番号，リード
／ライト等）Ｂ３と、有効なアドレス、リード／ライト
が共通バス上にあることを示すＡＳ（アドレスストロー
ブ）と、スレーブユニットがマスタユニットに返送し、
バスサイクルの終了を示すＡＣＫ（バス応答信号）とを
共通バス上から入力する。
タユニット２，３から出力されるアドレスバスＢ１、デ
ータバスＢ２、転送属性（マスタユニット番号，リード
／ライト等）Ｂ３と、有効なアドレス、リード／ライト
が共通バス上にあることを示すＡＳ（アドレスストロー
ブ）と、スレーブユニットがマスタユニットに返送し、
バスサイクルの終了を示すＡＣＫ（バス応答信号）とを
共通バス上から入力する。
【００１４】バスモニタ回路１は、共通バス上のアドレ
スバスＢ１、データバスＢ２、転送属性（マスタユニッ
ト番号，リード／ライト等）Ｂ３の何れかが予め設定さ
れたモニタ条件と一致した場合にモニタ用メモリに共通
バス上の情報を書き込む。
スバスＢ１、データバスＢ２、転送属性（マスタユニッ
ト番号，リード／ライト等）Ｂ３の何れかが予め設定さ
れたモニタ条件と一致した場合にモニタ用メモリに共通
バス上の情報を書き込む。
【００１５】図２は、この発明によるバスモニタ回路の
第１の実施の形態を示す構成図である。
第１の実施の形態を示す構成図である。
【００１６】モニタ条件照合部１０８は、ＡＳとＡＣＫ
から生成される、共通バス上の全ての信号が有効である
ことを示すバス有効信号Ｓ１をトリガ信号として、共通
バス上の信号をモニタ条件と照合し、予め設定されたモ
ニタ条件と一致したなら一致信号Ｓ２を出力する。
から生成される、共通バス上の全ての信号が有効である
ことを示すバス有効信号Ｓ１をトリガ信号として、共通
バス上の信号をモニタ条件と照合し、予め設定されたモ
ニタ条件と一致したなら一致信号Ｓ２を出力する。
【００１７】一致信号Ｓ２を検出したラッチ生成部１０
９は、アドレスラッチ部１０１、データラッチ部１０
２、転送属性ラッチ部１０３へバスラッチ信号Ｓ３を出
力し、各ラッチ部（１０１，１０２，１０３）は、共通
バス上の情報をラッチする。
９は、アドレスラッチ部１０１、データラッチ部１０
２、転送属性ラッチ部１０３へバスラッチ信号Ｓ３を出
力し、各ラッチ部（１０１，１０２，１０３）は、共通
バス上の情報をラッチする。
【００１８】各ラッチ部（１０１，１０２，１０３）で
ラッチされた情報を情報毎に用意された各メモリ（１０
４，１０５，１０６）に書き込むために、ライト生成部
１１０は、一致信号Ｓ２がアサートされたことを検出
し、アドレス用メモリ１０４、データ用メモリ１０５、
転送属性用メモリ１０６の書き込みが充分保証できるラ
イト信号Ｓ４を各メモリ（１０４，１０５，１０６）へ
出力する。
ラッチされた情報を情報毎に用意された各メモリ（１０
４，１０５，１０６）に書き込むために、ライト生成部
１１０は、一致信号Ｓ２がアサートされたことを検出
し、アドレス用メモリ１０４、データ用メモリ１０５、
転送属性用メモリ１０６の書き込みが充分保証できるラ
イト信号Ｓ４を各メモリ（１０４，１０５，１０６）へ
出力する。
【００１９】同時に、ライト信号Ｓ４は、バスラッチ信
号Ｓ３を生成するラッチ生成部１０９へも入力され、ラ
イト信号Ｓ４がネゲートされることによりバスラッチ信
号Ｓ３をネゲートし、ラッチを解除して良いことを通知
する。
号Ｓ３を生成するラッチ生成部１０９へも入力され、ラ
イト信号Ｓ４がネゲートされることによりバスラッチ信
号Ｓ３をネゲートし、ラッチを解除して良いことを通知
する。
【００２０】各モニタ用メモリのアドレスを生成するア
ドレス生成部１０７は、一致信号Ｓ２を検出する都度、
アドレスをインクリメントしてモニタ情報を書き込むア
ドレスを各メモリに指定する。
ドレス生成部１０７は、一致信号Ｓ２を検出する都度、
アドレスをインクリメントしてモニタ情報を書き込むア
ドレスを各メモリに指定する。
【００２１】次に、この第１の実施の形態の動作につい
て、図１、図２および図３を参照して説明する。図３
は、モニタ用メモリへの書き込みタイミング示すタイミ
ングチャートである。
て、図１、図２および図３を参照して説明する。図３
は、モニタ用メモリへの書き込みタイミング示すタイミ
ングチャートである。
【００２２】まず、マスタ＃０がアサートされ、マスタ
ユニット２が実行するバスサイクルが予め設定されたモ
ニタ条件と一致した場合について説明する。
ユニット２が実行するバスサイクルが予め設定されたモ
ニタ条件と一致した場合について説明する。
【００２３】モニタ条件照合部１０８は、マスタユニッ
トから出力され、有効なアドレス、リード／ライトが共
通バス上にあることを示すＡＳと、スレーブユニットが
マスタユニットから出力されたＲ／Ｗ（リード／ライ
ト）に従いデータ出力またはデータ書き込みを行い、リ
ードサイクル時は、データバスＢ２上に有効なデータを
出力したことを示すＡＣＫにより、ライトサイクル時
は、データバスＢ２上のデータをユニット内部へ取り込
み、書き込みが完了したことを示すＡＣＫにより生成さ
れる、共通バス上の全ての信号が有効であることを示す
バス有効信号Ｓ１をトリガ信号として、共通バス上の信
号をモニタ条件と照合し、モニタ条件と一致したなら一
致信号Ｓ２をアドレス生成部１０７、ラッチ生成部１０
９、ライト生成部１１０へ出力する。
トから出力され、有効なアドレス、リード／ライトが共
通バス上にあることを示すＡＳと、スレーブユニットが
マスタユニットから出力されたＲ／Ｗ（リード／ライ
ト）に従いデータ出力またはデータ書き込みを行い、リ
ードサイクル時は、データバスＢ２上に有効なデータを
出力したことを示すＡＣＫにより、ライトサイクル時
は、データバスＢ２上のデータをユニット内部へ取り込
み、書き込みが完了したことを示すＡＣＫにより生成さ
れる、共通バス上の全ての信号が有効であることを示す
バス有効信号Ｓ１をトリガ信号として、共通バス上の信
号をモニタ条件と照合し、モニタ条件と一致したなら一
致信号Ｓ２をアドレス生成部１０７、ラッチ生成部１０
９、ライト生成部１１０へ出力する。
【００２４】一致信号Ｓ２を検出したラッチ生成部１０
９は、アドレスラッチ部１０１、データラッチ部１０
２、転送属性ラッチ部１０３へバスラッチ信号Ｓ３をア
サートし、前記各ラッチ部（１０１，１０２，１０３）
は、共通バス上の情報をラッチする。
９は、アドレスラッチ部１０１、データラッチ部１０
２、転送属性ラッチ部１０３へバスラッチ信号Ｓ３をア
サートし、前記各ラッチ部（１０１，１０２，１０３）
は、共通バス上の情報をラッチする。
【００２５】ライト生成部１１０は、一致信号Ｓ２がア
サートされたことを検出し、アドレス用メモリ１０４、
データ用メモリ１０５、転送属性用メモリ１０６のデー
タセットアップ時間を確保した後、ライト信号Ｓ４を各
メモリ（１０４，１０５，１０６）へアサートし、各モ
ニタ用メモリが要求する書き込みパルス幅を確保した
後、ライト信号Ｓ４をネゲートする。
サートされたことを検出し、アドレス用メモリ１０４、
データ用メモリ１０５、転送属性用メモリ１０６のデー
タセットアップ時間を確保した後、ライト信号Ｓ４を各
メモリ（１０４，１０５，１０６）へアサートし、各モ
ニタ用メモリが要求する書き込みパルス幅を確保した
後、ライト信号Ｓ４をネゲートする。
【００２６】ライト信号Ｓ４は、バスラッチ信号Ｓ３を
生成するラッチ生成部１０９へも入力され、ラッチ生成
部１０９は、ライト信号Ｓ４のネゲートによりバスラッ
チ信号Ｓ３をネゲートし、アドレスラッチ部１０１、デ
ータラッチ部１０２、転送属性ラッチ部１０３は、共通
バスのラッチを解除する。
生成するラッチ生成部１０９へも入力され、ラッチ生成
部１０９は、ライト信号Ｓ４のネゲートによりバスラッ
チ信号Ｓ３をネゲートし、アドレスラッチ部１０１、デ
ータラッチ部１０２、転送属性ラッチ部１０３は、共通
バスのラッチを解除する。
【００２７】アドレス生成部１０７は、各モニタ用メモ
リがモニタ情報を書き込むアドレスを指定するために一
致信号Ｓ２を監視し、一致信号Ｓ２が検出される都度、
モニタ用メモリのアドレスをインクリメントし、モニタ
情報を書き込むアドレスを更新する。
リがモニタ情報を書き込むアドレスを指定するために一
致信号Ｓ２を監視し、一致信号Ｓ２が検出される都度、
モニタ用メモリのアドレスをインクリメントし、モニタ
情報を書き込むアドレスを更新する。
【００２８】次に、マスタユニット２と比較してＣＰＵ
クロックが低速なマスタユニット３が実行するバスサイ
クルが予め設定されたモニタ条件と一致した場合につい
て説明する。
クロックが低速なマスタユニット３が実行するバスサイ
クルが予め設定されたモニタ条件と一致した場合につい
て説明する。
【００２９】マスタユニット２が実行したバスサイクル
と同様に、モニタ条件照合部１０８は、マスタユニット
から出力され、有効なアドレス、リード／ライトが共通
バス上にあることを示すＡＳと、スレーブユニットがマ
スタユニットから出力されたＲ／Ｗ（リード／ライト）
に従いデータ出力またはデータ書き込みを行い、リード
サイクル時は、データバスＢ２上に有効なデータを出力
したことを示すＡＣＫにより、ライトサイクル時は、デ
ータバスＢ２上のデータをユニット内部へ取り込み書き
込みが完了したことを示すＡＣＫにより生成される、共
通バス上の全ての信号が有効であることを示すバス有効
信号Ｓ１をトリガ信号として、共通バス上の信号をモニ
タ条件と照合し、モニタ条件と一致したなら一致信号Ｓ
２をアドレス生成部１０７、ラッチ生成部１０９、ライ
ト生成部１１０へ出力する。
と同様に、モニタ条件照合部１０８は、マスタユニット
から出力され、有効なアドレス、リード／ライトが共通
バス上にあることを示すＡＳと、スレーブユニットがマ
スタユニットから出力されたＲ／Ｗ（リード／ライト）
に従いデータ出力またはデータ書き込みを行い、リード
サイクル時は、データバスＢ２上に有効なデータを出力
したことを示すＡＣＫにより、ライトサイクル時は、デ
ータバスＢ２上のデータをユニット内部へ取り込み書き
込みが完了したことを示すＡＣＫにより生成される、共
通バス上の全ての信号が有効であることを示すバス有効
信号Ｓ１をトリガ信号として、共通バス上の信号をモニ
タ条件と照合し、モニタ条件と一致したなら一致信号Ｓ
２をアドレス生成部１０７、ラッチ生成部１０９、ライ
ト生成部１１０へ出力する。
【００３０】一致信号Ｓ２を検出したラッチ生成部１０
９は、アドレスラッチ部１０１、データラッチ部１０
２、転送属性ラッチ部１０３へバスラッチ信号Ｓ３をア
サートし、前記各ラッチ部（１０１，１０２，１０３）
は、共通バス上の情報をラッチする。
９は、アドレスラッチ部１０１、データラッチ部１０
２、転送属性ラッチ部１０３へバスラッチ信号Ｓ３をア
サートし、前記各ラッチ部（１０１，１０２，１０３）
は、共通バス上の情報をラッチする。
【００３１】ライト生成部１１０は、一致信号Ｓ２がア
サートされたことを検出し、アドレス用メモリ１０４、
データ用メモリ１０５、転送属性用メモリ１０６のデー
タセットアップ時間を確保した後、ライト信号Ｓ４を各
メモリ（１０４，１０５，１０６）へアサートし、各モ
ニタ用メモリが要求する書き込みパルス幅を確保した
後、ライト信号Ｓ４をネゲートする。
サートされたことを検出し、アドレス用メモリ１０４、
データ用メモリ１０５、転送属性用メモリ１０６のデー
タセットアップ時間を確保した後、ライト信号Ｓ４を各
メモリ（１０４，１０５，１０６）へアサートし、各モ
ニタ用メモリが要求する書き込みパルス幅を確保した
後、ライト信号Ｓ４をネゲートする。
【００３２】ライト信号Ｓ４は、バスラッチ信号Ｓ３を
生成するラッチ生成部１０９へも入力され、ラッチ生成
部１０９は、ライト信号Ｓ４のネゲートによりバスラッ
チ信号Ｓ３をネゲートし、アドレスラッチ部１０１、デ
ータラッチ部１０２、転送属性ラッチ部１０３は、共通
バスのラッチを解除する。
生成するラッチ生成部１０９へも入力され、ラッチ生成
部１０９は、ライト信号Ｓ４のネゲートによりバスラッ
チ信号Ｓ３をネゲートし、アドレスラッチ部１０１、デ
ータラッチ部１０２、転送属性ラッチ部１０３は、共通
バスのラッチを解除する。
【００３３】アドレス生成部１０７は、各モニタ用メモ
リがモニタ情報を書き込むアドレスを指定するために一
致信号Ｓ２を監視し、一致信号Ｓ２が検出される都度、
モニタ用メモリのアドレスをインクリメントし、モニタ
情報を書き込むアドレスを更新する。
リがモニタ情報を書き込むアドレスを指定するために一
致信号Ｓ２を監視し、一致信号Ｓ２が検出される都度、
モニタ用メモリのアドレスをインクリメントし、モニタ
情報を書き込むアドレスを更新する。
【００３４】上述したように、ライト生成部１１０が生
成するライト信号Ｓ４は、各メモリ（１０４，１０５，
１０６）が要求するデータセットアップ時間、書き込み
パルス幅およびデータホールド時間を確保して生成され
るため、ＣＰＵクロックが異なるマスタユニットが実行
するバスサイクルにおいて共通バス上の全ての信号が有
効であることを示すバス有効信号Ｓ１のアサート幅が異
なる場合においても、タイミングおよびパルス幅が同一
なライト信号Ｓ４を生成する。
成するライト信号Ｓ４は、各メモリ（１０４，１０５，
１０６）が要求するデータセットアップ時間、書き込み
パルス幅およびデータホールド時間を確保して生成され
るため、ＣＰＵクロックが異なるマスタユニットが実行
するバスサイクルにおいて共通バス上の全ての信号が有
効であることを示すバス有効信号Ｓ１のアサート幅が異
なる場合においても、タイミングおよびパルス幅が同一
なライト信号Ｓ４を生成する。
【００３５】次に、この発明の第２の実施の形態につい
て図４を参照して説明する。図４は、この発明によるバ
スモニタ回路の第２の実施の形態を示す構成図である。
て図４を参照して説明する。図４は、この発明によるバ
スモニタ回路の第２の実施の形態を示す構成図である。
【００３６】図４を参照すると、ラッチ生成部１０９へ
一致信号Ｓ２ではなくバス有効信号Ｓ１を入力し、バス
ラッチ信号Ｓ３を生成することにより、共通バス上のア
ドレスバスＢ１、データバスＢ２および転送属性Ｂ３の
ラッチを全てのバスサイクルに対して行い、ラッチされ
たアドレスバスＬ１、データバスＬ２および転送属性Ｌ
３がモニタ条件照合部１０８へ入力されている。
一致信号Ｓ２ではなくバス有効信号Ｓ１を入力し、バス
ラッチ信号Ｓ３を生成することにより、共通バス上のア
ドレスバスＢ１、データバスＢ２および転送属性Ｂ３の
ラッチを全てのバスサイクルに対して行い、ラッチされ
たアドレスバスＬ１、データバスＬ２および転送属性Ｌ
３がモニタ条件照合部１０８へ入力されている。
【００３７】モニタ照合部１０８は、ラッチされた共通
バス上の情報と予め設定されたモニタ条件を比較照合
し、一致した場合は一致信号Ｓ２を生成する。
バス上の情報と予め設定されたモニタ条件を比較照合
し、一致した場合は一致信号Ｓ２を生成する。
【００３８】第１の実施の形態では、モニタ照合部１０
８においてモニタ条件の設定にメモリを使用する場合
は、バス有効信号Ｓ１がアサートされている僅かな時間
に共通バス上の情報とモニタ条件を照合する必要がある
ため高速アクセスが可能なメモリを選択しなければなら
ず、高価となっていた。
８においてモニタ条件の設定にメモリを使用する場合
は、バス有効信号Ｓ１がアサートされている僅かな時間
に共通バス上の情報とモニタ条件を照合する必要がある
ため高速アクセスが可能なメモリを選択しなければなら
ず、高価となっていた。
【００３９】第２の実施の形態では、ラッチされた共通
バス上の情報とモニタ条件の比較照合を行い、モニタ用
メモリへの書き込みを保証できるライト信号をアサート
する直前まで一致信号Ｓ２の生成が許容できるため、低
速なメモリを選択することができ、モニタ条件照合部１
０８で使用するメモリを安価にするという新たな効果を
有する。
バス上の情報とモニタ条件の比較照合を行い、モニタ用
メモリへの書き込みを保証できるライト信号をアサート
する直前まで一致信号Ｓ２の生成が許容できるため、低
速なメモリを選択することができ、モニタ条件照合部１
０８で使用するメモリを安価にするという新たな効果を
有する。
【００４０】なお、上述した実施の形態は、マスタユニ
ットが２個、スレーブユニットが３個の場合について説
明したが、この発明は、マスタユニットが１個以上、ス
レーブユニットが１個以上のすべての場合について適用
あるものである。
ットが２個、スレーブユニットが３個の場合について説
明したが、この発明は、マスタユニットが１個以上、ス
レーブユニットが１個以上のすべての場合について適用
あるものである。
【００４１】
【発明の効果】以上説明したように、この発明は、共通
バス上の全ての信号が有効であることを示す信号により
モニタ用メモリに書き込むべき情報をラッチした状態
で、モニタ用メモリのライト信号を生成することによ
り、モニタ用メモリへのライトパルス幅が、共通バス上
の全ての信号が有効である時間に関係なく、モニタ用メ
モリに書き込むために必要な時間となるので、マスタユ
ニット間でＣＰＵクロックが異なるためにスレーブユニ
ットがＡＣＫを出力し、マスタユニットがバスサイクル
を終了するまでの時間、即ち、共通バス上の全ての信号
が有効である時間が異なる場合においても、モニタ条件
と一致したバスサイクルの情報を確実にモニタ用メモリ
に書き込むことができる。
バス上の全ての信号が有効であることを示す信号により
モニタ用メモリに書き込むべき情報をラッチした状態
で、モニタ用メモリのライト信号を生成することによ
り、モニタ用メモリへのライトパルス幅が、共通バス上
の全ての信号が有効である時間に関係なく、モニタ用メ
モリに書き込むために必要な時間となるので、マスタユ
ニット間でＣＰＵクロックが異なるためにスレーブユニ
ットがＡＣＫを出力し、マスタユニットがバスサイクル
を終了するまでの時間、即ち、共通バス上の全ての信号
が有効である時間が異なる場合においても、モニタ条件
と一致したバスサイクルの情報を確実にモニタ用メモリ
に書き込むことができる。
【００４２】また、この発明は、共通バス上の連続する
二つのバスサイクルがモニタ条件と一致する場合におい
ても、２つ目のバスサイクルに対するＡＣＫが返送され
る直前まで１つ目のモニタ情報を書き込む時間を許容す
ることができ、モニタ用メモリに要求するアクセスタイ
ムを低速にすることができる。したがって、モニタ情報
を格納するモニタ用メモリに高速なアクセスタイムを要
求する必要が無いため、安価なメモリを選択することが
できる。一般的にメモリの価格はアクセスタイムが高速
なほど高価となる。
二つのバスサイクルがモニタ条件と一致する場合におい
ても、２つ目のバスサイクルに対するＡＣＫが返送され
る直前まで１つ目のモニタ情報を書き込む時間を許容す
ることができ、モニタ用メモリに要求するアクセスタイ
ムを低速にすることができる。したがって、モニタ情報
を格納するモニタ用メモリに高速なアクセスタイムを要
求する必要が無いため、安価なメモリを選択することが
できる。一般的にメモリの価格はアクセスタイムが高速
なほど高価となる。
【図１】この発明のバスモニタ回路を備えたシステムの
構成図である。
構成図である。
【図２】この発明によるバスモニタ回路の第１の実施の
形態を示す構成図である。
形態を示す構成図である。
【図３】モニタ用メモリへの書き込みタイミング示すタ
イミングチャートである。
イミングチャートである。
【図４】この発明によるバスモニタ回路の第２の実施の
形態を示す構成図である。
形態を示す構成図である。
【図５】モニタ用メモリへの書き込みタイミング示すタ
イミングチャートである。
イミングチャートである。
【図６】従来のバスモニタ回路を示す構成図である。
【図７】モニタ用メモリへの書き込みタイミング示すタ
イミングチャートである。
イミングチャートである。
１ バスモニタ ２，３ マスタユニット ４，５，６ スレーブユニット １０１ アドレスラッチ １０２ データラッチ １０３ 転送属性ラッチ １０４ アドレス用メモリ １０５ データ用メモリ １０６ 転送属性用メモリ １０７ アドレス生成部 １０８ モニタ条件照合部 １０９ ラッチ生成部 １１０ ライト生成部
Claims (8)
- 【請求項１】マスタユニットが共通バスを介してスレー
ブユニットへのアクセスを実行し、予め設定されたモニ
タ条件と一致した共通バス上の情報をモニタ用メモリに
書き込むバスモニタ回路において、 共通バス上の全ての信号が有効であることを示すバス有
効信号をトリガ信号として共通バス上の情報を予め設定
されたモニタ条件と照合し、モニタ条件と一致したとき
に一致信号を出力するモニタ条件照合部と、 前記一致信号を検出したときにラッチ信号を出力するラ
ッチ生成部と、 前記ラッチ信号により前記共通バス上の情報をラッチす
るラッチ部と、 前記ラッチ部にラッチされた前記共通バス上の情報を書
き込むモニタ用メモリと、 前記一致信号を検出したときに前記モニタ用メモリが要
求する書き込みパルス幅を確保するライト信号を出力す
るライト生成部と、を備えることを特徴とするバスモニ
タ回路。 - 【請求項２】動作周波数が異なる複数のマスタユニット
が共通バスを介して複数のスレーブユニットに接続され
ており、マスタユニットが共通バスを介してスレーブユ
ニットへのアクセスを実行し、予め設定されたモニタ条
件と一致した共通バス上の情報をモニタ用メモリに書き
込むバスモニタ回路において、 マスタユニット間でＣＰＵクロックが異なるために共通
バス上の全ての信号が有効であることを示すバス有効信
号のアサート幅が異なる場合においても、このバス有効
信号をトリガ信号として共通バス上の情報を予め設定さ
れたモニタ条件と照合し、モニタ条件と一致したときに
一致信号を出力するモニタ条件照合部と、 前記一致信号を検出したときにラッチ信号を出力するラ
ッチ生成部と、 前記ラッチ信号により前記共通バス上の情報をラッチす
るラッチ部と、 前記ラッチ部にラッチされた前記共通バス上の情報を書
き込むモニタ用メモリと、 前記一致信号を検出したときに前記モニタ用メモリが要
求する書き込みパルス幅を確保するライト信号を出力す
るライト生成部と、を備えることを特徴とするバスモニ
タ回路。 - 【請求項３】マスタユニットが共通バスを介してスレー
ブユニットへのアクセスを実行し、予め設定されたモニ
タ条件と一致した共通バス上の情報をモニタ用メモリに
書き込むバスモニタ回路において、 共通バス上の全ての信号が有効であることを示すバス有
効信号をトリガ信号としてラッチ信号を出力するラッチ
生成部と、 前記ラッチ信号により前記共通バス上の情報をラッチす
るラッチ部と、 前記ラッチ信号を検出したときに前記ラッチ部にラッチ
された共通バス上の情報を予め設定されたモニタ条件と
照合し、モニタ条件と一致したときに一致信号を出力す
るモニタ条件照合部と、 前記ラッチ部にラッチされた前記共通バス上の情報を書
き込むモニタ用メモリと、 前記一致信号を検出したときに前記モニタ用メモリが要
求する書き込みパルス幅を確保するライト信号を出力す
るライト生成部と、を備えることを特徴とするバスモニ
タ回路。 - 【請求項４】動作周波数が異なる複数のマスタユニット
が共通バスを介して複数のスレーブユニットに接続され
ており、マスタユニットが共通バスを介してスレーブユ
ニットへのアクセスを実行し、予め設定されたモニタ条
件と一致した共通バス上の情報をモニタ用メモリに書き
込むバスモニタ回路において、 マスタユニット間でＣＰＵクロックが異なるために共通
バス上の全ての信号が有効であることを示すバス有効信
号のアサート幅が異なる場合においても、このバス有効
信号をトリガ信号としてラッチ信号を出力するラッチ生
成部と、 前記ラッチ信号により前記共通バス上の情報をラッチす
るラッチ部と、 前記ラッチ信号を検出したときに前記ラッチ部にラッチ
された共通バス上の情報を予め設定されたモニタ条件と
照合し、モニタ条件と一致したときに一致信号を出力す
るモニタ条件照合部と、 前記ラッチ部にラッチされた前記共通バス上の情報を書
き込むモニタ用メモリと、 前記一致信号を検出したときに前記モニタ用メモリが要
求する書き込みパルス幅を確保するライト信号を出力す
るライト生成部と、を備えることを特徴とするバスモニ
タ回路。 - 【請求項５】マスタユニットが共通バスを介してスレー
ブユニットへのアクセスを実行し、予め設定されたモニ
タ条件と一致した共通バス上の情報をモニタ用メモリに
書き込むモニタ用メモリ書き込み方法において、 共通バス上の全ての信号が有効であることを示すバス有
効信号をトリガ信号として共通バス上の情報を予め設定
されたモニタ条件と比較照合し、 モニタ条件と一致したときに前記共通バス上の情報をラ
ッチし、 ラッチされた前記共通バス上の情報をモニタ用メモリが
要求する書き込みパルス幅でモニタ用メモリに書き込む
ことを特徴とするモニタ用メモリ書き込み方法。 - 【請求項６】動作周波数が異なる複数のマスタユニット
が共通バスを介して複数のスレーブユニットに接続され
ており、マスタユニットが共通バスを介してスレーブユ
ニットへのアクセスを実行し、予め設定されたモニタ条
件と一致した共通バス上の情報をモニタ用メモリに書き
込むモニタ用メモリ書き込み方法において、 マスタユニット間でＣＰＵクロックが異なるために共通
バス上の全ての信号が有効であることを示すバス有効信
号のアサート幅が異なる場合においても、このバス有効
信号をトリガ信号として共通バス上の情報を予め設定さ
れたモニタ条件と比較照合し、 モニタ条件と一致したときに前記共通バス上の情報をラ
ッチし、 ラッチされた前記共通バス上の情報をモニタ用メモリが
要求する書き込みパルス幅でモニタ用メモリに書き込む
ことを特徴とするモニタ用メモリ書き込み方法。 - 【請求項７】マスタユニットが共通バスを介してスレー
ブユニットへのアクセスを実行し、予め設定されたモニ
タ条件と一致した共通バス上の情報をモニタ用メモリに
書き込むモニタ用メモリ書き込み方法において、 共通バス上の全ての信号が有効であることを示すバス有
効信号をトリガ信号として共通バス上の情報をラッチ
し、 ラッチされた共通バス上の情報を予め設定されたモニタ
条件と照合し、 モニタ条件と一致したときに、ラッチされた前記共通バ
ス上の情報をモニタ用メモリが要求する書き込みパルス
幅でモニタ用メモリに書き込むことを特徴とするモニタ
用メモリ書き込み方法。 - 【請求項８】動作周波数が異なる複数のマスタユニット
が共通バスを介して複数のスレーブユニットに接続され
ており、マスタユニットが共通バスを介してスレーブユ
ニットへのアクセスを実行し、予め設定されたモニタ条
件と一致した共通バス上の情報をモニタ用メモリに書き
込むモニタ用メモリ書き込み方法において、 マスタユニット間でＣＰＵクロックが異なるために共通
バス上の全ての信号が有効であることを示すバス有効信
号のアサート幅が異なる場合においても、このバス有効
信号をトリガ信号として共通バス上の情報をラッチし、 ラッチされた共通バス上の情報を予め設定されたモニタ
条件と照合し、 モニタ条件と一致したときに、ラッチされた前記共通バ
ス上の情報をモニタ用メモリが要求する書き込みパルス
幅でモニタ用メモリに書き込むことを特徴とするモニタ
用メモリ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135545A JP2000330877A (ja) | 1999-05-17 | 1999-05-17 | バスモニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135545A JP2000330877A (ja) | 1999-05-17 | 1999-05-17 | バスモニタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000330877A true JP2000330877A (ja) | 2000-11-30 |
Family
ID=15154298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135545A Pending JP2000330877A (ja) | 1999-05-17 | 1999-05-17 | バスモニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000330877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7165133B2 (en) | 2003-04-24 | 2007-01-16 | Nec Corporation | Multiprocessor system having shared buses, prioritized arbitration, and clock synchronization circuitry |
| US9152524B2 (en) | 2009-11-26 | 2015-10-06 | Nec Corporation | Bus monitor circuit and bus monitor method |
-
1999
- 1999-05-17 JP JP11135545A patent/JP2000330877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7165133B2 (en) | 2003-04-24 | 2007-01-16 | Nec Corporation | Multiprocessor system having shared buses, prioritized arbitration, and clock synchronization circuitry |
| US9152524B2 (en) | 2009-11-26 | 2015-10-06 | Nec Corporation | Bus monitor circuit and bus monitor method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050328 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070124 |