JPS5927359A - 論理回路トレ−ス装置 - Google Patents
論理回路トレ−ス装置Info
- Publication number
- JPS5927359A JPS5927359A JP57135475A JP13547582A JPS5927359A JP S5927359 A JPS5927359 A JP S5927359A JP 57135475 A JP57135475 A JP 57135475A JP 13547582 A JP13547582 A JP 13547582A JP S5927359 A JPS5927359 A JP S5927359A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- logical
- state
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野の説明本発明は、デー
タ処理装置に於ける論理回路上の論理状態を時系列に沿
ってランダムアクセスメモリ（ＲＡＭ）に格納するトレ
ース方式に関するものである。
タ処理装置に於ける論理回路上の論理状態を時系列に沿
ってランダムアクセスメモリ（ＲＡＭ）に格納するトレ
ース方式に関するものである。
（２） 従来技術の説明
従来、論理回路上の論理状態をトレースする場合には、
被トレース論理回路上の同期クロック又はトレースする
装置（トレーサ）の内部回期クロックに同期して無条件
に轟該陥理回路上の論理状態を礎Ｍに格納するものでお
った。トレーサの目的は論理回路の動作を解析するため
であシ、専ら論理障害或いは回路故障等を調査するもの
であった。
被トレース論理回路上の同期クロック又はトレースする
装置（トレーサ）の内部回期クロックに同期して無条件
に轟該陥理回路上の論理状態を礎Ｍに格納するものでお
った。トレーサの目的は論理回路の動作を解析するため
であシ、専ら論理障害或いは回路故障等を調査するもの
であった。
しかしながら、トレーサは別の目的にも利用することが
出来る。例えば、多くのデータ処理装置に組み込まれて
いるマイクロプログラムの動作を解析するために当該マ
イクロプログラムアドレスレジスタ出力をトレースする
ことである。
出来る。例えば、多くのデータ処理装置に組み込まれて
いるマイクロプログラムの動作を解析するために当該マ
イクロプログラムアドレスレジスタ出力をトレースする
ことである。
一般に、マイクロプログラムの構成として、特にデータ
の入出力に係るものに於いては、周辺装置との時間待ち
、或いはタイミングをとるために、同一マイクロプログ
ラム語アドレス上でループすることが多々存在する。例
えば、磁気ディスク制御装置では磁気ディスク媒体の頭
出しとなるインデツクスバルス検出のための待ちでは数
ｍ８ｅｅ〜士数ｍ５ｅｃ を必要とする。又、ハード
ウェアの上位、下位装置とのインタフェース中のビジー
待ちでは数μ８ｅｅ〜数十μＳｅＱを用いる。データ処
理装置では主記憶装置へのデータ書込み及びデータ読出
しして係るマイクロプログラムストールによる時間待ち
等では数μｓｅｃ〜数十ｍ５ｅｃのケースが存在する。
の入出力に係るものに於いては、周辺装置との時間待ち
、或いはタイミングをとるために、同一マイクロプログ
ラム語アドレス上でループすることが多々存在する。例
えば、磁気ディスク制御装置では磁気ディスク媒体の頭
出しとなるインデツクスバルス検出のための待ちでは数
ｍ８ｅｅ〜士数ｍ５ｅｃ を必要とする。又、ハード
ウェアの上位、下位装置とのインタフェース中のビジー
待ちでは数μ８ｅｅ〜数十μＳｅＱを用いる。データ処
理装置では主記憶装置へのデータ書込み及びデータ読出
しして係るマイクロプログラムストールによる時間待ち
等では数μｓｅｃ〜数十ｍ５ｅｃのケースが存在する。
このように、マイクロプログラムアドレスレジスタをト
レースしてマイクロプログラム動作を解析することを試
みた場合には、同一アドレス内容による時間待ちが関係
するとトレーサのＲＡＭ容量をいとも簡単に越えてしま
い、有意なアドレス内容をトレースすることが出来なく
なるという欠点があった。
レースしてマイクロプログラム動作を解析することを試
みた場合には、同一アドレス内容による時間待ちが関係
するとトレーサのＲＡＭ容量をいとも簡単に越えてしま
い、有意なアドレス内容をトレースすることが出来なく
なるという欠点があった。
（３）発明の詳細な説明
本発明は従来の技術に内在する上記欠点を除去する為に
なされたものであり、従って本発明の目的は、破トレー
ス論理回路上の論理状態を匣前の論理状態と比較して変
化が存在したときにのみトレーサの動因に当該論理状態
を格納することにょシ、重複した論理状態のトレースを
排除することができる新規な論理回路トレース装置を提
供することにある。
なされたものであり、従って本発明の目的は、破トレー
ス論理回路上の論理状態を匣前の論理状態と比較して変
化が存在したときにのみトレーサの動因に当該論理状態
を格納することにょシ、重複した論理状態のトレースを
排除することができる新規な論理回路トレース装置を提
供することにある。
（４） 発明の構成
上記目的を達成する為に、本発明は、被トレース論理回
路に接触する複数の状態センス線をラッチする第１ラン
チ回路と、当該第１ランチ回路の出力を次の同期クロッ
クでラッチする第２ランチ回路とを備え、前記第１ラッ
チ回路と第２ランチ回路との出カ一致信号否定をとるだ
めの排他的論理和回路及びＮＡＮＤＡＮＤ回路、当該一
致信号の否定論理値とＲＡＭのアドレスを供給するカウ
ンタのインクリメント信号とのＡＮＤ ｆｆｉとり当該
インクリメント信号を抑止するように働＜ ＡＮＤゲー
ト回路を備えたことを特徴とする論理回路によって構成
される。
路に接触する複数の状態センス線をラッチする第１ラン
チ回路と、当該第１ランチ回路の出力を次の同期クロッ
クでラッチする第２ランチ回路とを備え、前記第１ラッ
チ回路と第２ランチ回路との出カ一致信号否定をとるだ
めの排他的論理和回路及びＮＡＮＤＡＮＤ回路、当該一
致信号の否定論理値とＲＡＭのアドレスを供給するカウ
ンタのインクリメント信号とのＡＮＤ ｆｆｉとり当該
インクリメント信号を抑止するように働＜ ＡＮＤゲー
ト回路を備えたことを特徴とする論理回路によって構成
される。
（５） 発明の詳細な説明
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。図において、参照番号１は第１のランチ回路、２は第
２のラッチ回路、３は配憶装置として用いられているＲ
ＡＭ、 ４は不一致検出回路として用いられている排他
的論理和回路、５は前記不一致検出回路の一部として用
いられているＮＡＮＤＡＮＤ回路アドレスカウンタ、７
はタイミング回路、８は同期クロックゲート、９はＯＲ
回路、１０はＡＮＤ回路、１１はインクリメント回路を
それぞれ示している。
。図において、参照番号１は第１のランチ回路、２は第
２のラッチ回路、３は配憶装置として用いられているＲ
ＡＭ、 ４は不一致検出回路として用いられている排他
的論理和回路、５は前記不一致検出回路の一部として用
いられているＮＡＮＤＡＮＤ回路アドレスカウンタ、７
はタイミング回路、８は同期クロックゲート、９はＯＲ
回路、１０はＡＮＤ回路、１１はインクリメント回路を
それぞれ示している。
複数の状態センス線１５上のデータは、同期クロンクゲ
ート８の出力タイミングで第１ランチ回路１にランチさ
れる。同期クロックゲート８には同期クロック線１３と
トレース有効信号線１４とがひりされている。トレース
を止める−までの間トレース有効信号は論理値″１”を
保持する。同期クロックゲート８の出力は又第２ランチ
回路２に供給されて第１ランチ回路１の論理データをラ
ンチする。
ート８の出力タイミングで第１ランチ回路１にランチさ
れる。同期クロックゲート８には同期クロック線１３と
トレース有効信号線１４とがひりされている。トレース
を止める−までの間トレース有効信号は論理値″１”を
保持する。同期クロックゲート８の出力は又第２ランチ
回路２に供給されて第１ランチ回路１の論理データをラ
ンチする。
従って、状態センス線１５上のデータは常に１１１ｆｆ
ｉの同期クロックの遅延によシ第２ランチ回路２にラッ
チされることになり、新しいデータが第１ラッチ回路に
ラッチされると８！Ｎ２ラッチ回路２のデータは直前の
ものとなる。
ｉの同期クロックの遅延によシ第２ランチ回路２にラッ
チされることになり、新しいデータが第１ラッチ回路に
ラッチされると８！Ｎ２ラッチ回路２のデータは直前の
ものとなる。
第１ラッチ回路１の出力線１６と第２ラッチ回路２の出
力線１７は排他曲論ｊ里和回路４により出力線１６と出
力線１７の対応する論理状態を一致のとき論理値″１″
をとるように否定出力される。当該否定出力線２０ハ、
ＮＡＮＤ Ｉａ１ｗＪ５ Ｋ ！ リＮＡＮＤ サレ、
最終的に第１ランチ回路１と第２ラッチ回路２との内容
の比較一致が計られる。比較一致したならば論理値″Ｏ
′がＮＡＮＤ出力線１９に乗る。モード線１２は状態セ
ンス線１５上のデータを連続的にＲＡＭ ３に格納する
時に論理値゛１″をとり、今は論理値″０′”の状態で
ある。ＯＲゲート９は今ＮＡＮＤ出力線１９の内容を出
力してＡＮＤゲート１０に供給する。
力線１７は排他曲論ｊ里和回路４により出力線１６と出
力線１７の対応する論理状態を一致のとき論理値″１″
をとるように否定出力される。当該否定出力線２０ハ、
ＮＡＮＤ Ｉａ１ｗＪ５ Ｋ ！ リＮＡＮＤ サレ、
最終的に第１ランチ回路１と第２ラッチ回路２との内容
の比較一致が計られる。比較一致したならば論理値″Ｏ
′がＮＡＮＤ出力線１９に乗る。モード線１２は状態セ
ンス線１５上のデータを連続的にＲＡＭ ３に格納する
時に論理値゛１″をとり、今は論理値″０′”の状態で
ある。ＯＲゲート９は今ＮＡＮＤ出力線１９の内容を出
力してＡＮＤゲート１０に供給する。
同期クロンクグート８の出力はタイミング回路７によｊ
Ｊ ＲＡＭ ３への畳込みパルスタイミングを発生する
ために存在し、タイミング回路７の出力は分のゲート１
０によυＮＡＮＤ出力線１９の内容とＡＮＤされている
。従って、第１ラッチ回路ｌと第２うソチ回路２との内
容が一致する場合にはタイミング回路７の出力はＭ０ゲ
ート１０に於いて抑止されることになる。逆に、比較不
一致ならばＮＡＮＤ出力線１９の出力は論理値″１″を
と、９．ＲＡＭ３に書込みパルスが供給されることにな
る。Ａ、ＮＤゲート１０の出力の一方はＲＡＭ３に送ら
れ、もう一方はアドレスカウンタ６のインクリメント回
路１１に供給される。インクリメント回路１１はＲＡＭ
３への書込みパルスタイミング完了を待ってアドレスカ
ウンタ６をインクリメントするためのタイミングを調整
する。アドレスカウンタ６の出力はＲＡＭ３のアドレス
を供給する。ＲＡＭ ３はＡＮＤゲート１０の出カッく
ルスのタイミングで第２ランチ回路２の内容を格納する
。
Ｊ ＲＡＭ ３への畳込みパルスタイミングを発生する
ために存在し、タイミング回路７の出力は分のゲート１
０によυＮＡＮＤ出力線１９の内容とＡＮＤされている
。従って、第１ラッチ回路ｌと第２うソチ回路２との内
容が一致する場合にはタイミング回路７の出力はＭ０ゲ
ート１０に於いて抑止されることになる。逆に、比較不
一致ならばＮＡＮＤ出力線１９の出力は論理値″１″を
と、９．ＲＡＭ３に書込みパルスが供給されることにな
る。Ａ、ＮＤゲート１０の出力の一方はＲＡＭ３に送ら
れ、もう一方はアドレスカウンタ６のインクリメント回
路１１に供給される。インクリメント回路１１はＲＡＭ
３への書込みパルスタイミング完了を待ってアドレスカ
ウンタ６をインクリメントするためのタイミングを調整
する。アドレスカウンタ６の出力はＲＡＭ３のアドレス
を供給する。ＲＡＭ ３はＡＮＤゲート１０の出カッく
ルスのタイミングで第２ランチ回路２の内容を格納する
。
以上本発明をその良好な一実施例について説明したが、
それは単なる例示的なものであシ、ここで説明された実
施例によってのみ本願発明が限定されるものではなく、
その範囲から逸脱することなく種々の変形、変更が容易
である。例えば、図示された本実施例においては、不一
致検出回路として排他的論理和回路４とＮＡＮＤＡＮＤ
回路いられているが、代υに通常の排他的論理和回路を
使用して陽℃回路５を省略することもできるし、またＡ
ＮＤ回路とインバータ回路によっても構成が可能であシ
、その他の変形を採ることも自由にできる。
それは単なる例示的なものであシ、ここで説明された実
施例によってのみ本願発明が限定されるものではなく、
その範囲から逸脱することなく種々の変形、変更が容易
である。例えば、図示された本実施例においては、不一
致検出回路として排他的論理和回路４とＮＡＮＤＡＮＤ
回路いられているが、代υに通常の排他的論理和回路を
使用して陽℃回路５を省略することもできるし、またＡ
ＮＤ回路とインバータ回路によっても構成が可能であシ
、その他の変形を採ることも自由にできる。
（６） 発明の詳細な説明
本発明には、以上説明した構成及び動作により直前のト
レースした論理状態と一致するデータを排除することが
出来るので、同−論理状態が長く続く場合でも有効なデ
ータに圧縮出来るという効果がある。
レースした論理状態と一致するデータを排除することが
出来るので、同−論理状態が長く続く場合でも有効なデ
ータに圧縮出来るという効果がある。
第１図は本発明の一実施例を示す論理ブロック図である
。 １００．第１ラッチ回路、２ｅ１１・第２ランチ回路、
３・番・ＲＡＭ 、４φ・拳排他的論理和回路、５・・
・ＮＡＮＤＡＮＤ回路・・アドレスカウンタ、７・―・
タイミング回路、８・ｅｅ同同期クランクゲート９・串
・ＯＲゲート、１０壷・・ＡＮＤゲート、１１・・・イ
ンクリメント回路、１２・・・％ −ド線、１３・・・
同期クロック線、１４・φ・トレース有効信号線、１５
・・拳状態センス線、１６・会ｅ第１ラッチ回路出力線
、１７・・・第２ラツチ出力線、１８・Φ・アドレスカ
ウンタ出力線、１９・・−ＮＡＮＤ回路出力線 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ３３
。 １００．第１ラッチ回路、２ｅ１１・第２ランチ回路、
３・番・ＲＡＭ 、４φ・拳排他的論理和回路、５・・
・ＮＡＮＤＡＮＤ回路・・アドレスカウンタ、７・―・
タイミング回路、８・ｅｅ同同期クランクゲート９・串
・ＯＲゲート、１０壷・・ＡＮＤゲート、１１・・・イ
ンクリメント回路、１２・・・％ −ド線、１３・・・
同期クロック線、１４・φ・トレース有効信号線、１５
・・拳状態センス線、１６・会ｅ第１ラッチ回路出力線
、１７・・・第２ラツチ出力線、１８・Φ・アドレスカ
ウンタ出力線、１９・・−ＮＡＮＤ回路出力線 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 ３３
Claims (1)
- 被トレース論理回路に接触する複数の状態センス線上の
データをラッチする第１ランチ回路と１当該第１ランチ
回路の出力を次の同期クロックでラッチする第２ラッチ
回路と、前記第１ランチ回路及び第２ラッチ回路の出力
の不一致を検出する不一致検出回路と、当該不一致検出
回路の不一致信号と前記第２ランチ回路の出力を格納す
る記憶装置のアドレスを供給するカウンタのインクリメ
ント信号との論理積をとる論理積回路とを備えたことを
特徴とする論理回路トレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135475A JPS5927359A (ja) | 1982-08-02 | 1982-08-02 | 論理回路トレ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135475A JPS5927359A (ja) | 1982-08-02 | 1982-08-02 | 論理回路トレ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927359A true JPS5927359A (ja) | 1984-02-13 |
Family
ID=15152578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135475A Pending JPS5927359A (ja) | 1982-08-02 | 1982-08-02 | 論理回路トレ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168055A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | 情報処理装置 |
| JPH03216740A (ja) * | 1990-01-22 | 1991-09-24 | Nec Corp | マイクロコンピュータ開発支援装置 |
-
1982
- 1982-08-02 JP JP57135475A patent/JPS5927359A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168055A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | 情報処理装置 |
| JPH03216740A (ja) * | 1990-01-22 | 1991-09-24 | Nec Corp | マイクロコンピュータ開発支援装置 |
| JP2626119B2 (ja) * | 1990-01-22 | 1997-07-02 | 日本電気株式会社 | マイクロコンピュータ開発支援装置 |
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