JPH1125034A - Ｃｐｕ周辺回路 - Google Patents

Abstract

(57)【要約】 【課題】 スループットを向上させたＣＰＵ周辺回路を
提供する。 【解決手段】 ＣＰＵ１１は、サイクル開始信号をアサ
ートすると共に、遅延時間生成専用のＩ／Ｏアドレスと
して要求先アドレスを出力し、必要な遅延時間に相当す
る値をライトデータとしてＩ／Ｏ命令を１回発行する。
ＣＰＵ周辺制御部１２は、要求先アドレスが遅延時間生
成専用のＩ／Ｏアドレスに対するアクセスであることを
認識すると、ＣＰＵクロックをカウントすることによっ
て時間を測り、ライトデータの値に対応した遅延時間が
経過した後、ＣＰＵ１１に対して終了信号をアサートし
てＩ／Ｏ命令の実行を終了させ、サイクル開始信号がア
サートされた時刻から終了信号がアサートされた時刻ま
でＰＣＩバスＬＢを解放する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＰＣＩ(Per
ipheral Component Interconnect) バス等のローカルバ
スの使用効率を高めることにより、スループットを向上
させたＣＰＵ（中央処理装置）周辺回路に関するもので
ある。

【０００２】

【従来の技術】図２は、一般的なＣＰＵ周辺回路の一例
を示す構成図である。このＣＰＵ周辺回路は、ＣＰＵ１
と、該ＣＰＵ１とローカルバス（例えば、ＰＣＩバス）
ＬＢとを接続するブリッジ及びメモリ制御回路を内蔵す
るＣＰＵ周辺制御部２とを備え、これらがＣＰＵバスＭ
Ｂを介して接続されている。ＣＰＵ周辺制御部２には、
メモリ制御回路で制御されるメインメモリ３が接続され
ている。更に、ＣＰＵ周辺制御部２には、ＰＣＩバスＬ
Ｂを介してＰＣＩ拡張バスブリッジ４、及びＩ／Ｏ(Inp
ut/Output)装置（例えば、ＰＣＩデバイス）５が接続さ
れている。ＰＣＩ拡張バスブリッジ４は、ＰＣＩバスＬ
Ｂに例えばＩＳＡ(Industry Standard Architecture)バ
ス等の拡張バスＥＢを接続する機能を有している。一般
に、ＰＣＩバスＬＢの動作クロック（以下、ＰＣＩＣＫ
という）の周波数は、ＣＰＵ１の外部バス動作クロック
（以下、ＣＰＵＣＫという）の周波数の半分であり、拡
張バスＥＢの動作クロック周波数は、ＰＣＩＣＫの周波
数の１／３〜１／４程度である。例えば、ＣＰＵＣＫが
６６ＭＨｚであれば、ＰＣＩＣＫは３３ＭＨｚであり、
拡張バスの動作クロックは８ＭＨｚ程度である。図３
は、図２のＣＰＵ周辺回路において、ＣＰＵ１からＩ／
Ｏリード命令処理を行った場合の各部の信号のタイムチ
ャートである。

【０００３】時刻ｔ１において、ＣＰＵ１は、ＣＰＵＣ
Ｋに同期してサイクル開始信号ＡＤＳ＃（＃；高レベル
（以下、“Ｈ”という）から低レベル（以下、“Ｌ”と
いう）に遷移した時にアクティブになることを示す）及
びライト／リードコマンドＷ／Ｒ＃（“Ｈ”の時リード
コマンドを示し、“Ｌ”の時ライトコマンドを示す）を
アサートすると共に、ＣＰＵバスＭＢのアドレスバスに
要求先アドレスＡＤＤＲを出力し、該ＣＰＵバスＭＢ上
のＩ／Ｏトランザクションを開始する。そして、この要
求先アドレスＡＤＤＲがＣＰＵ周辺制御部２内部のレジ
スタ以外のＩ／Ｏデバイスを示す場合、時刻ｔ２におい
て、該ＣＰＵ周辺制御部２は、ＰＣＩＣＫに同期してＰ
ＣＩバスＬＢ上のサイクル開始信号ＦＲＡＭＥ＃をアサ
ートすると共に、ＰＣＩバスＬＢのアドレスバスＡＤに
要求先アドレスＡＤＤＲを出力してＰＣＩトランザクシ
ョンを開始する。この要求先アドレスＡＤＤＲがＰＣＩ
拡張バスブリッジ４又はＰＣＩデバイス５内部のレジス
タを示す場合、時刻ｔ３において、要求先のデバイス
（即ち、ＰＣＩ拡張バスブリッジ４又はＰＣＩデバイス
５）は、確定した応答データ(Valid) をＰＣＩバスＬＢ
上のアドレスバスＡＤに出力した後、終了信号ＴＲＤＹ
＃をアサートし、ＰＣＩトランザクションが終了する。
ＣＰＵ周辺制御部２は、この応答データ(Valid) をＣＰ
ＵバスＭＢに出力し、時刻ｔ４において、終了信号ＢＲ
ＤＹ＃信号をアサートすると、ＣＰＵ１がこの応答デー
タ(Valid) を受け取り、ＣＰＵバスＭＢ上のＩ／Ｏトラ
ンザクションが終了する。この場合、ＰＣＩＣＫは、Ｃ
ＰＵＣＫの１／２の周波数である上に、ＰＣＩトランザ
クションの開始から終了までに該ＰＣＩＣＫで数クロッ
クの時間を必要とするので、Ｉ／Ｏ命令の実行には、Ｃ
ＰＵ１の動作速度に対して比較的長い時間を必要とす
る。

【０００４】一方、要求先アドレスＡＤＤＲがＰＣＩ拡
張バスブリッジ４の内部レジスタを示さず、且つ他のＰ
ＣＩデバイスもトランザクションに応答しない場合、Ｐ
ＣＩ拡張バスブリッジ４は、該要求先アドレスＡＤＤＲ
を拡張バスＥＢ上に出力して該拡張バスＥＢのトランザ
クションを行い、その結果をＰＣＩバスＬＢ上のアドレ
スバスＡＤに出力し、終了信号ＴＲＤＹ＃をアサートす
ることにより、ＰＣＩトランザクションが終了する。こ
の場合、拡張バスＥＢの動作クロックはＣＰＵＣＫの１
／６から１／８程度の周波数であり、又、１回のトラン
ザクションに要するクロック数も多いので、このＩ／Ｏ
命令の実行には、ＣＰＵ１の動作速度に対してかなり長
い時間を費やすことになる。そして、ＣＰＵ周辺制御部
２は、時刻ｔ１〜ｔ４の時間Ｔ１においてＣＰＵバスＭ
Ｂを占有し、時刻ｔ２〜ｔ３の時間Ｔ２においてＰＣＩ
バスＬＢを占有するので、ＰＣＩデバイス５がＣＰＵ１
とは独立して他のＰＣＩデバイスにアクセスできるバス
マスタであっても、この間はＰＣＩバスＬＢを使用する
ことができず、バスマスタ動作を行うことができない。

【０００５】

【発明が解決しようとする課題】しかしながら、図２の
ＣＰＵ周辺回路では、次のような課題があった。図２の
ＣＰＵ周辺回路の動作を制御するプログラミングにおい
て、ハードウェアの仕様を満足させるために、ＣＰＵ１
の通常の命令実行時間に対しては十分長く、且つハード
ウェアタイマを使用できるほどには長くない程度の時間
だけ、該ＣＰＵ１の次の動作を遅延させることがある。
例えば、拡張バスＥＢに接続されたデバイスのレジスタ
を連続してアクセスする際、該デバイスの動作が低速で
あるため、或るレジスタをアクセスした後に次のレジス
タをアクセスするまでに一定の時間間隔を設ける場合
や、低速のメモリデバイスをアクセスするための制御信
号のタイミングをプログラムで生成する場合等がある。
このような場合、拡張バスＥＢに対し、適切な実行時間
を有し且つ１回の実行時間が比較的正確に定まっている
ダミーのＩ／Ｏ命令を繰り返して送出することにより、
所望の遅延時間を得ることが多い。ところが、前述した
ように、Ｉ／Ｏ命令の実行中は、ＣＰＵ周辺制御部２が
ＣＰＵバスＭＢ及びＰＣＩバスＬＢの両方を占有するの
で、ＰＣＩデバイス５がＣＰＵ１とは独立して他のＰＣ
Ｉデバイス又はメインメモリ３にアクセスできるバスマ
スタであっても、この間はＰＣＩバスＬＢを使用できな
いので、バスマスタとして動作することができない。そ
して、低速な拡張バスＥＢをアクセスするＩ／Ｏ命令を
１回実行する場合、ＣＰＵ周辺制御部２は、ＰＣＩバス
ＬＢ上のトランザクションを数回実行する間、該ＰＣＩ
バスＬＢを占有するので、ダミーのＩ／Ｏ命令を繰り返
して発行することになり、ＣＰＵ周辺回路のシステム全
体におけるスループットが低下する。

【０００６】又、このダミーのＩ／Ｏ命令の発行では、
１回のＩ／Ｏ命令の実行に要する時間が固定されている
ので、必要な遅延時間によって定まる回数だけダミーの
命令を繰り返して発行する必要がある。そのため、プロ
グラミングが煩雑になると共に、繰り返し実行するため
に必要なループ命令等のダミーのＩ／Ｏ命令以外の命令
の実行時間が長くなり、必要以上の遅延時間になってシ
ステムの性能が低下する。更に、ダミーのＩ／Ｏ命令の
実行動作、バスマスタ動作によるＰＣＩトランザクショ
ン、及びそれに伴うＣＰＵバスＭＢのホールド動作等が
競合した場合、競合しない場合よりもＩ／Ｏ命令の実行
時間が長くなるので、必要以上の遅延時間になり、シス
テムの性能が低下するという課題があった。

【０００７】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、第１のクロックに同
期して第１のサイクル開始信号をアサートした後、第１
のバスに要求先アドレス及びＩ／Ｏ命令を出力すること
によって該第１のバス上における該要求先アドレスに対
応したデバイスとの該Ｉ／Ｏ命令に基づくトランザクシ
ョンを開始し、第１の終了信号を受け取った時に該トラ
ンザクションを終了するＣＰＵと、前記第１のバスを介
して前記ＣＰＵに接続されると共に該第１のバスよりも
下位の第２のバスを介して支配下のデバイスに接続さ
れ、前記要求先アドレスが該支配下のデバイスを示す場
合、前記第１のクロックよりも低い周波数の第２のクロ
ックに同期して該第２のバス上に第２のサイクル開始信
号をアサートした後、該第２のバスに該要求先アドレス
及び前記Ｉ／Ｏ命令を出力して該第２のバス上における
該デバイスとの該Ｉ／Ｏ命令に基づくトランザクション
を開始し、該デバイスが第２の終了信号をアサートして
該トランザクションを終了した時に、前記第１の終了信
号を前記ＣＰＵへ送出するＣＰＵ周辺制御部と、前記第
２のバスを介して前記ＣＰＵ周辺制御部に接続され、前
記要求先アドレスが自回路及び前記ＣＰＵ周辺制御部以
外のデバイスを示す場合、前記第２のクロックよりも低
い周波数の第３のクロックに同期して該第２のバスより
も下位の第３のバス上に第３のサイクル開始信号をアサ
ートすると共に、該第３のバスのアドレスバスに該要求
先アドレス及び前記Ｉ／Ｏ命令を出力して該第３のバス
上における該デバイスとの該Ｉ／Ｏ命令に基づくトラン
ザクションを開始し、該デバイスが第３の終了信号をア
サートして該トランザクションを終了した時に、前記第
２の終了信号を前記ＣＰＵ周辺制御部へ送出する拡張バ
スブリッジ回路とを、備えたＣＰＵ周辺回路において、
次のような手段を講じている。

【０００８】前記ＣＰＵ周辺制御部に、前記ＣＰＵが前
記第２又は第３のクロックに同期して動作するデバイス
にアクセスするためのＩ／Ｏ命令を発行した時、一定の
遅延時間が経過した後に該ＣＰＵに対して前記第１の終
了信号を送出し、且つ該Ｉ／Ｏ命令の実行開始から該第
１の終了信号を送出するまで前記第２のバスを解放する
機能を設けている。第２の発明では、第１の発明のＣＰ
Ｕ周辺制御部は、遅延時間をＩ／Ｏ命令のライトデータ
の値に基づいて調整する構成にしている。この第２の発
明によれば、ＣＰＵは、遅延時間に相当する値をライト
データとしてＩ／Ｏ命令を１回発行する。ＣＰＵ周辺制
御部は、Ｉ／Ｏ命令の実行開始からこのライトデータに
基づく遅延時間が経過した後に、ＣＰＵに対して第１の
終了信号を送出する。第３の発明では、第１の発明のＩ
／Ｏ命令の実行直前に第１のバスがＣＰＵ周辺制御部に
ホールドされていた場合、該ホールドされていた時間を
第１の発明の遅延時間に含める構成にしている。この第
３の発明によれば、ＣＰＵ周辺制御部は、常にＣＰＵ以
外のデバイスが第１のバスを使用する間にアサートされ
るホールド許可信号の状態を監視し、該ホールド許可信
号がアサートされている間は第１のクロックのカウント
を行い、該ホールド許可信号がネゲートされた後、ＣＰ
Ｕから出力されたサイクル開始信号のアサートを検出
し、その時点でのカウント値から引き続き第１のクロッ
クのカウントを行い、このカウント値が予め設定された
値になった時点で第１の終了信号をアサートしてＩ／Ｏ
命令の動作を終結させる。従って、前記課題を解決でき
るのである。

【０００９】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＣＰＵ周辺回路
の構成図である。このＣＰＵ周辺回路は、ＣＰＵ１１
と、該ＣＰＵ１１と第２のバス（例えば、ＰＣＩバス）
ＬＢとを接続するブリッジ及びメモリ制御回路を内蔵す
るＣＰＵ周辺制御部１２とを備え、これらが第１のバス
（例えば、ＣＰＵバス）ＭＢを介して接続されている。
ＣＰＵ１１は、第１のクロック（例えば、ＣＰＵＣＫ）
に同期して第１のサイクル開始信号ＡＤＳ＃をアサート
した後、第１のバス（例えば、ＣＰＵバス）ＭＢに要求
先アドレス及びＩ／Ｏ命令を出力することによって該第
１のバス上における該要求先アドレスに対応したデバイ
スとの該Ｉ／Ｏ命令に基づくトランザクションを開始
し、第１の終了信号ＢＲＤＹ＃を受け取った時に該トラ
ンザクションを終了する機能を有している。ＣＰＵ周辺
制御部１２は、ＣＰＵ１１から出力された要求先アドレ
スが支配下のデバイスを示す場合、ＣＰＵＣＫよりも低
い周波数のＰＣＩＣＫに同期してＣＰＵバスＭＢよりも
下位のＰＣＩバスＬＢ上に第２のサイクル開始信号ＦＲ
ＡＭＥ＃をアサートした後、該ＰＣＩバスＬＢに該要求
先アドレス及び前記Ｉ／Ｏ命令を出力して該ＰＣＩバス
上における該デバイスとの該Ｉ／Ｏ命令に基づくトラン
ザクションを開始し、該デバイスが第２の終了信号ＴＲ
ＤＹ＃をアサートして該トランザクションを終了した時
に、第１の終了信号ＢＲＤＹ＃をＣＰＵ１１へ送出する
機能を有している。

【００１０】更に、本実施形態では、ＣＰＵ周辺制御部
１２内に、遅延時間生成専用のＩ／Ｏアドレス空間を設
け、ＣＰＵ１１がこのアドレス空間に対するＩ／Ｏ命令
を発行した場合、ＰＣＩバスＬＢ上のトランザクション
を発生させずに、Ｉ／Ｏ命令の実行開始から一定の遅延
時間が経過した後に、ＣＰＵ１１に終了信号ＢＲＤＹ＃
を送出するようにしている。又、このＣＰＵ周辺制御部
１２では、遅延時間生成専用のＩ／Ｏアドレス空間に対
するＩ／Ｏライト命令発行時に、そのライトデータの値
に基づいて該Ｉ／Ｏ命令の実行による遅延時間を調整で
きるようになっている。ＣＰＵ周辺制御部１２には、内
部のメモリ制御回路で制御されるメインメモリ１３が接
続されている。又、ＣＰＵ周辺制御部１２には、ＰＣＩ
バスＬＢを介してＰＣＩ拡張バスブリッジ１４、及びＩ
／Ｏ装置（例えば、ＰＣＩデバイス）１５が接続されて
いる。ＰＣＩ拡張バスブリッジ回路１４は、ＰＣＩバス
ＬＢにＩＳＡバス等の第３のバス（例えば、拡張バス）
ＥＢを接続する機能を有している。即ち、ＰＣＩ拡張バ
スブリッジ回路１４は、ＣＰＵ１１から出力された要求
先アドレスが自回路及びＣＰＵ周辺制御部１２以外のデ
バイスを示す場合、ＰＣＩＣＫよりも低い周波数の第３
のクロックに同期してＰＣＩバスよりも下位の拡張バス
ＥＢ上に第３のサイクル開始信号をアサートすると共
に、該拡張バスＥＢのアドレスバスに該要求先アドレス
を出力して該拡張バスＥＢ上におけるトランザクション
を開始し、該デバイスが第３の終了信号をアサートして
該トランザクションを終了した時に第２の終了信号ＴＲ
ＤＹ＃をＣＰＵ周辺制御部１２へ送出する回路である。
一般に、ＰＣＩＣＫの周波数はＣＰＵＣＫの周波数の半
分であり、拡張バスＥＢの動作クロック周波数がＰＣＩ
ＣＫの周波数の１／３〜１／４程度である。例えば、Ｃ
ＰＵＣＫが６６ＭＨｚであれば、ＰＣＩＣＫは３３ＭＨ
ｚであり、拡張バスの動作クロックは８ＭＨｚ程度であ
る。

【００１１】図４は、図１のＣＰＵ周辺回路の動作を説
明するための各部の信号のタイムチャートである。この
図を参照しつつ、図１のＣＰＵ周辺回路におけるＩ／Ｏ
命令のライト処理を説明する。時刻ｔ１において、ＣＰ
Ｕ１１は、サイクル開始信号ＡＤＳ＃及び“Ｌ”のライ
ト／リードコマンドＷ／Ｒ＃（即ち、ライトコマンド）
をアサートすると共に、遅延時間生成専用のＩ／Ｏアド
レスとして要求先アドレスＡＤＤＲを出力する。時刻ｔ
２において、ＣＰＵ１１は、必要な遅延時間に相当する
値をライトデータ(Write Data)としてＩ／Ｏ命令を１回
発行する。ＣＰＵ周辺制御部１２は、要求先アドレスＡ
ＤＤＲが遅延時間生成専用のＩ／Ｏアドレスに対するア
クセスであることを認識すると、ＣＰＵＣＫをカウント
することによって時間を測り、ライトデータ(Write Dat
a)の値に対応した遅延時間が経過した後、時刻ｔ３にお
いて、ＣＰＵ１１に対して終了信号ＢＲＤＹ＃をアサー
トしてＩ／Ｏ命令の実行を終了させ、時間Ｔ１の間（即
ち、時刻ｔ１〜ｔ３の間）はＰＣＩバスＬＢを解放す
る。これにより、このＩ／Ｏ命令の実行中は、ＣＰＵ周
辺制御部１２がＰＣＩバスＬＢを占有しないので、ＰＣ
Ｉデバイス１５がＣＰＵ１１とは独立して他のＰＣＩデ
バイス又はメインメモリ１３にアクセスできるバスマス
タであれば、該ＰＣＩバスＬＢを使用してバスマスタ動
作を行うことができ、システム全体のスループットが従
来よりも向上する。そして、この遅延時間生成専用のＩ
／Ｏアドレス及びそれによる遅延時間を、従来のプログ
ラムにおいて遅延時間生成のために標準的に用いている
アドレス及び該アドレスに対するＩ／Ｏ命令の実行時間
にそれぞれ一致させれば、プログラムの変更は不要であ
る。

【００１２】以上のように、この第１の実施形態では、
ＣＰＵ周辺制御部１２内に、遅延時間生成専用のＩ／Ｏ
アドレス空間を設け、ＣＰＵ１１が、このアドレス空間
に対するＩ／Ｏ命令を発行した場合に、ＰＣＩバスＬＢ
上へのトランザクションを実際には発生させずに、Ｉ／
Ｏ命令の実行開始から一定の遅延時間が経過した後に、
ＣＰＵ１１に終了信号ＢＲＤＹ＃を送出するようにした
ので、Ｉ／Ｏ命令の実行中は、ＣＰＵ周辺制御部１２が
ＰＣＩバスＬＢを占有せず、ＰＣＩデバイス１５が該Ｐ
ＣＩバスＬＢを使用してバスマスタ動作を行うことがで
き、システム全体のスループットを従来よりも改善でき
る。更に、ＣＰＵ周辺制御部１２は、遅延時間生成専用
のＩ／Ｏアドレス空間に対するＩ／Ｏライト命令発行時
に、そのライトデータの値によって、このＩ／Ｏ命令の
実行による遅延時間を調整できるので、所望の遅延時間
に相当する値をライトデータ(Write Data)としてＩ／Ｏ
命令を１回だけ発行すればよく、プログラムを簡単にで
きる。そのため、従来技術におけるループ命令等によっ
て必要以上の遅延時間が発生してシステムの性能が低下
するという問題を回避できる。

【００１３】第２の実施形態 図５は、本発明の第２の実施形態を示す図１の他のタイ
ムチャートである。本実施形態では、図１のＣＰＵ周辺
回路において、遅延時間生成専用のアドレスに対するＩ
／Ｏ命令の実行直前にバスマスタ動作等によってＣＰＵ
バスＭＢがホールドされていた場合、このホールドされ
ていた時間をダミーのＩ／Ｏ命令による通常の遅延時間
Ｔｄに含めるようにしている。即ち、ＣＰＵ周辺制御部
１２は、常にＣＰＵ１１以外のデバイスがＣＰＵバスＭ
Ｂを使用する間にアサートされるホールド許可信号ＨＬ
ＤＡの状態を監視し、該ホールド許可信号ＨＬＤＡがア
サートされている間（即ち、バスホールド時間Ｔｈ）は
ＣＰＵＣＫのカウントを行い、該ホールド許可信号ＨＬ
ＤＡがネゲートされた後、時刻ｔ１において、ＣＰＵ１
１から出力されたサイクル開始信号ＡＤＳ＃信号のアサ
ートを検出し、その時点でのカウント値から引き続きＣ
ＰＵＣＫのカウントを行い、時刻ｔ２において、そのカ
ウント値が予め設定された値になった時点で終了信号Ｂ
ＲＤＹ＃信号をアサートしてＩ／Ｏ命令の動作を終結さ
せる。従って、バスホールド時間ＴｈとＣＰＵバスＭＢ
占有時間Ｔ１（即ち、時刻ｔ１〜ｔ２）との合計が、遅
延時間Ｔｄになる。又、ホールド許可信号ＨＬＤＡがネ
ゲートされた直後に、Ｉ／Ｏ命令が実行されなかった場
合は、その時点で前記カウント値を初期値に戻す。これ
により、ダミーのＩ／Ｏ命令の実行動作とバスマスタ動
作に伴うＣＰＵバスＭＢのホールド動作等とが競合した
場合でも、必要以上の遅延時間になってシステム性能が
低下するという問題が回避される。

【００１４】以上のように、この第２の実施形態では、
遅延時間生成専用のアドレスに対するＩ／Ｏ命令の実行
直前にバスマスタ動作等によってＣＰＵバスＭＢがＣＰ
Ｕ周辺制御部１２にホールドされていた場合、このホー
ルドされていた時間をダミーのＩ／Ｏ命令による通常の
遅延時間に含めるようにしたので、バスマスタ動作等と
の競合が発生した時でも、変動の少ない一定の遅延時間
が得られる。尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 実施形態では、ローカルバスとしてＰＣＩバス
ＬＢを例にして説明したが、ＣＰＵバスよりも下位のバ
スであれば、他のバスでもよい。 （ｂ） 実施形態では、拡張バスブリッジ回路としてＰ
ＣＩ拡張バスブリッジ４を例にして説明したが、バスを
拡張するブリッジ回路であれば、他の回路でもよい。

【００１５】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ＣＰＵ周辺制御部を、ＣＰＵが第２
又は第３のクロックに同期して動作するデバイスにアク
セスするためのＩ／Ｏ命令を発行した時、該Ｉ／Ｏ命令
の実行開始から該デバイスが正常に動作できる遅延時間
が経過した後に該ＣＰＵに対して第１の終了信号を送出
し、且つ該Ｉ／Ｏ命令の実行開始から該第１の終了信号
を送出するまで第２のバスを解放する構成にしたので、
Ｉ／Ｏ命令の実行中は、ＣＰＵ周辺制御部が第２のバス
を占有せず、該ＣＰＵ周辺制御部以外のデバイスが該第
２のバスを使用してバスマスタ動作を行うことができ、
システム全体のスループットを従来よりも改善できる。
更に、ＣＰＵ周辺制御部は、前記遅延時間を前記Ｉ／Ｏ
命令のライトデータの値によって調整できるので、所望
の遅延時間に相当する値をライトデータとしてＩ／Ｏ命
令を１回だけ発行すればよく、プログラムを簡単にでき
る。そのため、従来技術におけるループ命令等によって
必要以上の遅延時間が発生してシステムの性能が低下す
るという問題を回避できる。第３の発明によれば、第１
の発明のＩ／Ｏ命令の実行直前に第１のバスがＣＰＵ周
辺制御部にホールドされていた場合、該ホールドされて
いた時間を遅延時間に含めるようにしたので、バスマス
タ動作等との競合が発生した時でも、変動の少ない一定
の遅延時間が得られる。

【図面の簡単な説明】

【図１】本発明の実施形態のＣＰＵ周辺回路の構成図で
ある。

【図２】一般的なＣＰＵ周辺回路の構成図である。

【図３】図２のタイムチャートである。

【図４】図１のタイムチャートである。

【図５】図１の他のタイムチャートである。

【符号の説明】

１，１１ ＣＰＵ ２，１２ ＣＰＵ周辺制御部 ３，１３ メインメモリ ４，１４ ＰＣＩ拡張バスブリ
ッジ ５，１５ ＰＣＩデバイス ＬＢ ＰＣＩバス（ローカ
ルバス） ＭＢ ＣＰＵバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１のクロックに同期して第１のサイク
   ル開始信号をアサートした後、第１のバスに要求先アド
   レス及びＩ／Ｏ命令を出力することによって該第１のバ
   ス上における該要求先アドレスに対応したデバイスとの
   該Ｉ／Ｏ命令に基づくトランザクションを開始し、第１
   の終了信号を受け取った時に該トランザクションを終了
   するＣＰＵと、 前記第１のバスを介して前記ＣＰＵに接続されると共に
   該第１のバスよりも下位の第２のバスを介して支配下の
   デバイスに接続され、前記要求先アドレスが該支配下の
   デバイスを示す場合、前記第１のクロックよりも低い周
   波数の第２のクロックに同期して該第２のバス上に第２
   のサイクル開始信号をアサートした後、該第２のバスに
   該要求先アドレス及び前記Ｉ／Ｏ命令を出力して該第２
   のバス上における該デバイスとの該Ｉ／Ｏ命令に基づく
   トランザクションを開始し、該デバイスが第２の終了信
   号をアサートして該トランザクションを終了した時に、
   前記第１の終了信号を前記ＣＰＵへ送出するＣＰＵ周辺
   制御部と、 前記第２のバスを介して前記ＣＰＵ周辺制御部に接続さ
   れ、前記要求先アドレスが自回路及び前記ＣＰＵ周辺制
   御部以外のデバイスを示す場合、前記第２のクロックよ
   りも低い周波数の第３のクロックに同期して該第２のバ
   スよりも下位の第３のバス上に第３のサイクル開始信号
   をアサートすると共に、該第３のバスのアドレスバスに
   該要求先アドレス及び前記Ｉ／Ｏ命令を出力して該第３
   のバス上における該デバイスとの該Ｉ／Ｏ命令に基づく
   トランザクションを開始し、該デバイスが第３の終了信
   号をアサートして該トランザクションを終了した時に、
   前記第２の終了信号を前記ＣＰＵ周辺制御部へ送出する
   拡張バスブリッジ回路とを、 備えたＣＰＵ周辺回路において、 前記ＣＰＵ周辺制御部に、前記ＣＰＵが前記第２又は第
   ３のクロックに同期して動作するデバイスにアクセスす
   るためのＩ／Ｏ命令を発行した時、一定の遅延時間が経
   過した後に該ＣＰＵに対して前記第１の終了信号を送出
   し、且つ該Ｉ／Ｏ命令の実行開始から該第１の終了信号
   を送出するまで前記第２のバスを解放する機能を設けた
   ことを特徴とするＣＰＵ周辺回路。
2. 【請求項２】 前記ＣＰＵ周辺制御部は、前記遅延時間
   を前記Ｉ／Ｏ命令のライトデータの値に基づいて調整す
   る構成にしたことを特徴とする請求項１記載のＣＰＵ周
   辺回路。
3. 【請求項３】 前記Ｉ／Ｏ命令の実行直前に前記第１の
   バスが前記ＣＰＵ周辺制御部にホールドされていた場
   合、該ホールドされていた時間を前記遅延時間に含める
   構成にしたことを特徴とする請求項１又は２記載のＣＰ
   Ｕ周辺回路。