JP2002063078A - Ｆ／ｗアクセス処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】Ｆ／Ｗによって装置内部へ各種情報データを書
き込み設定した後、書き込まれたデータを読み出し、こ
の読み出されたデータと書き込まれたデータとの照合を
行い、書き込み設定時の確かさを検証する一連のＦ／Ｗ
を有するシステム構成において、Ｆ／Ｗアクセス処理の
総時間を短縮する。 【解決手段】上流のＦ／Ｗ制御系に接続されるＦ／Ｗイ
ンタフェース部１および下流の各種制御ブロックに接続
される情報蓄積部２との間に書込チェック部３を設け
る。また、情報蓄積部２内には、書込チェック部３から
の信号１０４を受けるＯＫ／ＮＧレジスタ２１が付加さ
れている。処理方式としては、Ｆ／Ｗからの書き込み設
定処理に続いて書込チェック部３がＨ／Ｗ的にベリファ
イを行う。このベリファイ結果をＯＫ／ＮＧレジスタ２
１へ格納し、ＯＫ／ＮＧレジスタ２１へ格納したベリフ
ァイ結果のみをＦ／Ｗにより読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦ／Ｗアクセス処理
装置、特に上流のＦ／Ｗ（ハードウエア）制御系に接続
されたＦ／Ｗインタフェース部および各種機能ブロック
に接続された情報蓄積部を含む、Ｆ／Ｗアクセス処理装
置に関する。

【０００２】

【従来の技術】このようなＦ／Ｗアクセスを有するシス
テムは、例えば特開平２−２２７２４号公報の「外部記
憶装置およびライトベリファイ方法」等に開示されてい
る。従来のシステムは、ＡＴＭ伝送路網の回線交換装置
としてもあるが、一般的には伝送装置に制御機能を有
し、その制御機能へＦ／Ｗを用いて設定し、伝送装置が
伝送信号をまだ流すことのできない状態（以下、「非運
用状態」という）から伝送信号を流すことのできる定常
状態（以下、「運用状態」という）へ至らせるＨ／Ｗ
（ハードウエア）とＦ／Ｗとを構成し、双方調停させた
システム的動作を有する装置である。

【０００３】斯かる装置は、近年大規模化されているの
で、設定情報が莫大になる。それ故に「非運用状態」か
ら「運用状態」へ至らせるための設定情報を、Ｆ／Ｗア
クセスにより装置内部へ書き込み設定した後に、その設
定されたデータが正常に書き込まれたか否かを確認す
る。そのために、装置内部からデータを読み出してその
読み出されたデータと書き込まれたデータとの照合を行
う一連のＦ／Ｗアクセスの処理には、相当長い時間を要
する。そこで、このような一連のＦ／Ｗアクセスを有す
るシステム構成において、Ｆ／Ｗアクセスの総処理時間
短縮することが要求されている。

【０００４】この要請に応えるための関連技術であるＦ
／Ｗアクセスを伴うシステム装置を、図５を参照して説
明する。図５に示すシステムは、上流のＦ／Ｗ制御系、
Ｆ／Ｗインタフェース（ＩＮＦ）部１、情報蓄積部２お
よび各種機能ブロックとで構成されている。上流Ｆ／Ｗ
制御系とＦ／Ｗインタフェース部１とは、信号（アドレ
ス、データおよび制御信号等の各要素を含む）１０１で
接続され、Ｆ／Ｗインタフェース部１と情報蓄積部２と
は、信号１０２で接続されている。

【０００５】上流のＦ／Ｗ制御系は、Ｆ／Ｗアクセス機
能を有するホスト的な位置にあるもので、図５中のＦ／
Ｗインタフェース部１から右側が装置内部にあり、情報
蓄積部２は、各種情報を蓄えるメモリ群やレジスタ群と
なっている。Ｆ／Ｗアクセスにおける書き込み処理は、
上流のＦ／Ｗ制御系が信号１０１を介してＦ／Ｗインタ
フェース部１へアクセスする。Ｆ／Ｗインタフェース部
１は、それを受けて信号１０２を介して情報蓄積部２へ
書き込み設定を行う。それによって、情報蓄積部２は、
信号１０３にて各種ブロックへ設定する。そして、これ
ら装置内部への書き込み動作が完了した後に、Ｆ／Ｗイ
ンタフェース部１は、上流のＦ／Ｗ制御系へ書き込み処
理が完了したことの通知を行って、これで１回のアクセ
ス動作が完了する。

【０００６】Ｆ／Ｗアクセスの読み出し処理は、上流の
Ｆ／Ｗ制御系が信号１０１を介してＦ／Ｗインタフェー
ス部１へアクセスする。そして、Ｆ／Ｗインタフェース
部１は、それを受けて信号１０２を介して情報蓄積部２
へ読み出し要求を行う。それにより、情報蓄積部２に書
き込み設定されていたデータを、信号１０２を介してＦ
／Ｗインタフェース部１へ送出する。そして、そのデー
タおよび読み出し処理の完了通知をＦ／Ｗインタフェー
ス部１が信号１０１を介して出力し、上流のＦ／Ｗ制御
系でそのデータおよび読み出し処理の完了通知を受け取
る。これで１回のアクセス動作が完了する。

【０００７】次に、図５のシステムに関する一連のＦ／
Ｗアクセス動作を、図６に示すタイミングチャートを参
照して説明する。図６にて、Ｆ／Ｗアクセス処理の時刻
は図中の左から右へ流れている。図１の信号１０１を介
して行われ、図６に示す上流のＦ／Ｗ制御系における動
作状態およびその期間で示されているように、時刻ｔ１
にてＦ／Ｗアクセス１回目（１アドレスにつき１デー
タ）の書き込みアクセス（１）が始まる。それを受け
て、Ｆ／Ｗインタフェース部１内での処理に要する時刻
が経過（ｔ１〜ｔ２）する。図５の信号１０２を介して
行われるＦ／Ｗインタフェース部１における状態および
その期間で示されている如く、内部書込アクセス（１）
が時刻ｔ２で始まり、時刻ｔ３で完了する。図５の信号
１０１を介して行われる、図６のタイミングチャートで
上流のＦ／Ｗ制御系における動作状態およびその期間で
示すように、時刻ｔ４にてＦ／Ｗアクセス１回目の書込
アクセス（１）が完了する。次に、時刻ｔ５からＦ／Ｗ
アクセスの２回目の書込アクセス（２）が始まるという
処理動作になっていることをイメージで図示している。

【０００８】次に、Ｆ／Ｗアクセスによる書き込みが正
しく設定されたか否かを確認（ベリファイ）するため
に、時刻ｔ７からＦ／Ｗアクセスの読み出し処理が行わ
れる。書き込みのアクセスがｎ回行われると、読み出し
のアクセスもｎ回行なわれるので、図６中の書き込みア
クセス総区間と読み出しアクセス総区間とで示す。シス
テムを「非運用状態」から「運用状態」へ至らせるまで
のＦ／Ｗアクセス処理に要する書き込みおよび確認を含
む全てのＦ／Ｗアクセス時間としては、（書き込みアク
セス総期間＋読み出しアクセス総期間）となっている。

【０００９】

【発明が解決しようとする課題】上述したシステムで
は、例えばＦ／Ｗアクセスするべき対象となるアドレス
領域が０〜ＦＦＦＦＦ（ＨＥＸ）となる１０４８５７６
（ＤＥＣ）個で且つ１回当りの書込アクセス時間および
確認のため、１回当りの読出アクセス時間がそれぞれ１
ＭＨｚの１０クロック分となる１０μＳの場合には、全
てのＦ／Ｗアクセスに要する総時間は１０４８５７６
（回）×１０（μＳ）×２（書込アクセス＋確認のため
の読出アクセス）≒２０（Ｓ）となる。ここで、仮にＦ
／Ｗアクセスするべき対象となるアドレス領域が伝送装
置に実装されている１枚のパッケージ（ＰＫＧ）とする
と、その１枚を設定および確認するのに約２０秒かか
る。ＰＫＧが２０枚実装されると、伝送装置の設定が完
了するまでに約４００秒（約７分）かかり、その期間は
データが通せない「非運用状態」の状況下にある。これ
ら数値は、処理に必要となる時間をイメージするため仮
に記したものであり、システムおよび回路構成等によっ
て様々である。

【００１０】上述したアドレス領域および装置に組み込
まれるＰＫＧの枚数に比例してＦ／Ｗアクセスに多大な
時間を要する。即ち、装置が大きくなればなるほど伝送
装置へ電源投入された「非運用状態」から長い時間を経
過しなければデータを通せる「運用状態」へ落ち着くこ
とができないという問題がある。

【００１１】

【発明の目的】従って、本発明の目的は、Ｆ／Ｗアクセ
ス処理の総時間を短縮させることが可能なＦ／Ｗアクセ
ス処理装置を提供することである。

【００１２】

【課題を解決するための手段】本発明によるＦ／Ｗアク
セス処理装置は、上流のＦ／Ｗ（ファームウエア）制御
系に接続されたＦ／Ｗインタフェース部および各種機能
ブロックに接続された情報蓄積部を含み、Ｆ／Ｗインタ
フェース部を介してＦ／Ｗ制御系により情報蓄積部へ書
き込みおよび読み出し設定する装置であって、Ｆ／Ｗイ
ンタフェース部および情報蓄積部間に書込チェック部を
設け、書き込み後に書き込まれたデータを読み出し、書
き込みデータおよび読み出しデータを比較参照して確認
（ベリファイ）する。

【００１３】また、本発明によるＦ／Ｗアクセス処理装
置の好適実施形態によると、Ｆ／Ｗインタフェース部、
情報処理部および書込チェック部は、相互にアドレス、
データおよび制御信号を含む信号でマルチ接続され、書
込チェック部は、この信号を常時監視する。書込チェッ
ク部により確認された比較照合の結果が正常か異常かの
情報を格納するＯＫ／ＮＧレジスタを備える。このＯＫ
／ＮＧレジスタは、情報蓄積部に内蔵される。情報蓄積
部は、複数の情報群を有し、書込チェック部による比較
参照結果の正常又は異常を格納する情報群に対応する複
数のＯＫ／ＮＧレジスタを備える。書込チェック部は、
書き込みデータおよび読み出しデータをＨ／Ｗ（ハード
ウエア）的に比較参照する。

【００１４】

【発明の実施の形態】以下、上述したおよび他の目的、
特徴および利点を明確にすべく、本発明によるＦ／Ｗア
クセス処理装置の好適実施形態を、添付図を参照して詳
細に説明する。尚、上述した従来技術の構成要素に対応
する構成要素には、同様の参照符号を使用する。

【００１５】先ず、図１は、本発明によるＦ／Ｗアクセ
ス処理装置の好適実施形態の構成を示す機能ブロック図
である。このＦ／Ｗアクセス処理装置は、Ｆ／Ｗインタ
フェース部１、情報蓄積部２および書込チェック部３に
より構成される。情報蓄積部２は、ＯＫ／ＮＧレジスタ
２１を含んでいる。上流のＦ／Ｗ制御系とＦ／Ｗインタ
フェース部１間は信号１０１で接続され、Ｆ／Ｗインタ
フェース部１、情報蓄積部２および書込チェック部３間
は信号１０２で接続され、情報蓄積部２および各種機能
ブロック部間は、信号１０３で接続される。更に、書込
チェック部３は、情報蓄積部２内のＯＫ／ＮＧレジスタ
２１に信号１０４を送る。ここで、Ｆ／Ｗインタフェー
ス部１および情報蓄積部２は、従来技術と同様である。
しかし、書込チェック部３およびＯＫ／ＮＧレジスタ２
１が本発明のＦ／Ｗアクセス処理装置では、新しく加え
られた機能部分である。それで、Ｆ／Ｗインタフェース
部１および情報蓄積部２の説明は省略する。

【００１６】図１において、ＯＫ／ＮＧレジスタ２１
は、Ｆ／Ｗアクセス時の書き込み処理において、情報蓄
積部２へ正しくデータが設定されたか否かの判定結果を
蓄える部分である。書込チェック部３は、Ｆ／Ｗアクセ
スにおける書き込み動作において、Ｆ／Ｗインタフェー
ス部１が信号１０２を占有し、信号１０２を介して情報
蓄積部２へアクセスする際の動作が書き込み動作か又は
読み出し動作かを信号１０２から判定する。書き込み動
作であると判定したときには、Ｆ／Ｗインタフェース部
１が情報蓄積部２をアクセスする時のアドレスおよびデ
ータを一時的に記憶し、更にＦ／Ｗインタフェース部１
が情報蓄積部２への書き込み動作を完了する。Ｆ／Ｗイ
ンタフェース部１が信号１０２を解放した後から、書込
チェック部３は信号１０２を占有し、信号１０２を介し
て上述の一時的に記憶したアドレスを用いて、Ｈ／Ｗ的
な処理動作にて情報蓄積部２から読み出す。そして、読
み出されたデータと一時的に記憶したデータとの値を比
較する。比較結果が一致である（ＯＫ）か不一致である
（ＮＧ）かを判定し、その結果をＯＫ／ＮＧレジスタ２
１へ信号１０４を通して書き込む。信号１０２は、バス
信号になっており、その信号１０２の要素であるアドレ
ス、データおよびイネーブル等は、全てＦ／Ｗインタフ
ェース部１、書込チェック部３および情報蓄積部２でマ
ルチ接続されている。

【００１７】次に、Ｆ／Ｗアクセス１回当りの書き込み
動作に関して、図１の各ブロック毎に時間経過を含めて
動作を対比させ処理手順のフローチャートを示す図２を
用いて、図１のＦ／Ｗアクセス処理装置の動作を説明す
る。図２において、上流Ｆ／Ｗ制御系からの指示ａを受
けてＦ／Ｗインタフェース部１は、装置内部への書き込
みであると判断した後に、内部へ図１中の信号１０２を
占有して内部アクセス開始１ａを行う。情報蓄積部２へ
データ格納２ａしてからデータ格納２ａの終了後に、Ｆ
／Ｗインタフェース部１は、内部アクセス完了１ｂして
信号１０２を解放し、それと同時に上流Ｆ／Ｗ制御系へ
の完了通知ｂを行う。

【００１８】次に、書込チェック部３の処理動作につい
て説明する。書込チェック部３は、図１中の信号１０２
を常時監視している。上述したアクセス開始１ａを受
け、このアクセスが情報蓄積部２への書き込みであった
か又は読み出しであったかを判定（図２中の「書込？」
３ａ）する。読み出しアクセスであった場合には、何も
処理は行わず、書き込みアクセスであった場合には、そ
のアクセス時に情報蓄積部２へデータ格納しようとして
いたデータを仮保持（図２中の「データ仮保持」３ｂ）
する。更に、内部アクセス完了１ｂ時のＦ／Ｗインタフ
ェース部１が信号１０２を解放した後、信号１０２を占
有して且つ信号１０２を介して読出アクセス開始３ｃを
行う。情報蓄積部２から上述のデータ格納２ａされたデ
ータを読み出す（図２中の「データ読出」２ｂ）。読出
アクセス完了３ｄで、信号１０２を解放する。次に、上
述した書き込み時のデータ（図２中の「データ仮保持」
３ｂ）のデータ値とデータ格納２ａ時のデータを読み出
したデータ読出２ｂのデータ値との比較照合であるベリ
ファイ開始３ｅを行う。

【００１９】次に、ベリファイ開始３ｅして「データ仮
保持」３ｂでのデータ値と「データ読出」２ｂでのデー
タ値とのデータ一致検証（図２中の「データ一致？」３
Ｆ）を実行する。一致している場合には、ベリファイ完
了３ｇする。不一致の場合には、書き込み動作が不良で
あったとして、ＯＫ／ＮＧレジスタ２１へＮＧを格納
（図２中の「データＮＧ格納」２１ａ）の後、ベリファ
イ完了３ｇとなる。

【００２０】上流のＦ／Ｗ制御系から計られる１回当り
のＦ／Ｗアクセスに要する時間としては、上流Ｆ／Ｗ制
御系からの指示ａとしたところから上流Ｆ／Ｗ制御系へ
の完了通知ｂとしたところまでがＦ／Ｗアクセス期間と
なる実時間である。読出アクセス開始３ｃから読出アク
セス完了３ｄまでの期間がＨ／Ｗ的な読出シーケンス、
ベリファイ開始３ｅからベリファイ完了３ｇまでの期間
がＨ／Ｗ的なベリファイシーケンスとなっている。

【００２１】ここでのＦ／Ｗアクセス期間とは、ソフト
的な処理を含めての時間である。Ｈ／Ｗ的な読出シーケ
ンスとＨ／Ｗ的なベリファイシーケンスは、ソフト処理
に依存しないＨ／Ｗ的な動作のみであるので、処理は高
速に行われて、従来技術に本発明技術とされるところの
Ｈ／Ｗ的な読出シーケンスおよびＨ／Ｗ的なベリファイ
シーケンスの処理を加えた本発明の構成は、Ｆ／Ｗアク
セス期間の引き延ばしや遅延のような影響を及ぼすこと
はない。本発明によるＦ／Ｗアクセスにおける書込アク
セスの期間は、従来技術におけるＦ／Ｗアクセスの書込
アクセスに要する期間と同一となっている。書込チェッ
ク部３の詳細な構成は、上述した図２のＦ／Ｗアクセス
１回当りの書き込み動作について説明した処理動作に従
ってディジタル回路を構成させるのみである。これは、
当業者において周知の技術であるので詳細説明を省略す
る。

【００２２】次に、本発明における一連のＦ／Ｗアクセ
スの動作処理時間をイメージしたタイミングチャートを
示す図３を参照して、本発明のＦ／Ｗアクセス処理装置
のアクセス処理を説明する。図３において、時間軸方向
ｔ３以前の動作は、上述した図６に示す動作と同じであ
る。時刻ｔ３にて書込チェック部３における動作状態お
よびその期間で示す書込ベリファイおよびＯＫ／ＮＧ出
力（１）が始まる。この書込ベリファイおよびＯＫ／Ｎ
Ｇ出力（１）が示す期間では、Ｆ／Ｗインタフェース部
１による信号１０２を経由しての処理が行われてなく、
信号１０２が解放されている。そこで、書込チェック部
３から信号１０２を介して情報蓄積部２への読み出しア
クセスを行うことが可能である。書込チェック部３は、
情報蓄積部２から読み出されたデータと、その直前の時
刻ｔ２からｔ３での書込アクセス（１）によるデータと
の値を照合して、照合した結果をＯＫ／ＮＧレジスタ２
１へ書き込んで、Ｆ／Ｗアクセスの書き込み１回目の処
理が完了する。

【００２３】書込ベリファイおよびＯＫ／ＮＧ出力が行
われる期間は、Ｆ／Ｗアクセスの書き込み処理毎に存在
する。また、書込ベリファイおよびＯＫ／ＮＧ出力の処
理は従来の処理状態における信号１０２が解放されてい
る状況下にて行われる。このことから、従来技術の処理
タイミングには影響しないので、書込アクセス総期間は
従来技術で説明した図６中の書込アクセス総期間と同じ
である。

【００２４】そして、書込アクセス総期間における書き
込み処理が正しく行われた否かの結果情報は、書込ベリ
ファイおよびＯＫ／ＮＧ出力（ｎ）の処理が完了した時
点にて、ＯＫ／ＮＧレジスタ２１に格納されている。書
き込み処理の正当性を確認するためのＦ／Ｗアクセス読
み出し処理については、ＯＫ／ＮＧレジスタ２１に格納
された情報を読み出す処理のみ行うことで完了できる。
即ち、読み出しての確認処理は、時刻ｔ７から始まるＦ
／Ｗアクセス読み出し処理において、ＯＫ／ＮＧレジス
タ２１の情報を読み出す動作のみの１回のアクセスでよ
い。そこで、読出アクセス総区間は、時刻ｔ７からｔ９
となる。以上のことから、本発明によると書き込みおよ
びベリファイのための読み出しを含めたＦ／Ｗアクセス
の総時間は、読み出しアクセスが１回のみとなることか
ら従来技術における総時間の半分にできるという効果が
得られる。

【００２５】次に、本発明によるＦ／Ｗアクセス処理装
置の第２実施形態の機能ブロック図を図４に示す。この
第２実施形態の基本的構成は、図１を参照して上述した
第１実施形態と同様である。しかし、Ｆ／Ｗアクセスの
書き込み確認する対象となる情報蓄積部内のメモリ、レ
ジスタ領域等を考慮し書込チェック部とＯＫ／ＮＧレジ
スタについて更に工夫している。上流のＦ／Ｗにおい
て、情報蓄積部内の複数の情報群別にそれぞれへの書き
込みにて正常性の確認が必要であり、即ち書き込み設定
時においてどの情報群が正常であるか又は何れの情報群
への書き込み設定が異常であったかの情報が必要とされ
る場合に、この構成を有する装置が有効である。

【００２６】図４において、Ｆ／Ｗアクセスされる情報
蓄積部２中には複数の情報群２Ａ、２Ｂ、２Ｃおよび複
数のＯＫ／ＮＧレジスタ２１Ａ、２１Ｂ、２１Ｃで構成
されている。書込チェック部３は、これらＯＫ／ＮＧレ
ジスタ２１Ａ、２１Ｂ、２１Ｃとそれぞれ信号１０４
Ａ、１０４Ｂ、１０４Ｃで接続されている。

【００２７】本発明のＦ／Ｗアクセス処理装置による
と、例えばＦ／Ｗインタフェース部１が情報群２Ａへ書
き込みを行った場合を説明する。この場合に、書込チェ
ック部３は、情報群２Ａへの書き込みであったと判定
し、書き込み時のデータを仮保持する。Ｆ／Ｗインタフ
ェース部１が信号１０２を解放した後に、情報群２Ａか
らデータの読み出しを行う。上述の仮保持したデータと
読み出したデータとを比較照合する。その比較結果が異
常であった場合には、ＮＧを信号１０４Ａを介してＯＫ
／ＮＧレジスタ２１Ａへ格納する。

【００２８】書込チェック部３は、書き込み処理の対象
が何れの情報群へのアクセスであるのかを判定する機能
を有している。情報群２Ｂの書き込みベリファイ結果
は、ＯＫ／ＮＧレジスタ２１Ｂへ、情報群Ｃの書き込み
ベリファイ結果は、ＯＫ／ＮＧレジスタ２１Ｃへとそれ
ぞれ格納されるような装置内部の処理動作になってい
る。書き込み処理の対象群について書込チェック部３が
何れの情報群２Ａ〜２Ｃへのアクセスであるのかを判定
する機能については、信号１０２におけるチップセレク
ト、アドレスを利用して容易に実現できるので、詳細な
構成は省略する。そして、Ｆ／Ｗによる書込アクセス総
期間が終わった後に、Ｆ／ＷによるＯＫ／ＮＧレジスタ
２１Ａ、２１Ｂ又は２１Ｃを読出アクセスすることによ
り、情報群２Ａ、２Ｂ又は２Ｃそれぞれへの書き込み設
定の正当性を検証することを可能にしている。

【００２９】従って、本発明のＦ／Ｗアクセス処理装置
によると、情報群２Ａ、２Ｂ又は２ＣへＦ／Ｗにて書き
込み設定されたデータを、Ｆ／Ｗにて読み出しを行うこ
となく、書き込み設定の正当性を検証することができ
る。そこで、Ｆ／Ｗアクセスにおける処理時間を短縮す
ることが可能である。

【００３０】以上、本発明によるＦ／Ｗアクセス処理装
置の好適実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではないことに留意された
い。本発明の要旨を逸脱することなく、特定用途に応じ
て種々の変形変更が可能であること、当業者には容易に
理解できよう。

【００３１】

【発明の効果】以上の説明から明らかな如く、本発明の
Ｆ／Ｗアクセス処理装置によると、次の如き実用上の顕
著な効果が得られる。即ち、Ｈ／Ｗで実現する書き込み
ベリファイ機能を設けてベリファイ結果を格納するブロ
ックを付加し、Ｆ／Ｗ書き込み動作の期間において書き
込みベリファイ処理を行う。その結果を格納しておき、
Ｆ／Ｗによる書き込み設定の正当性を確認する処理時に
は、このベリファイ結果の読み出しを行う方法および装
置である。この技術を用いることにより、例えば伝送装
置へ電源投入してから起動完了してデータが通せるに至
るまでの時間を半分に短縮できる。

【図面の簡単な説明】

【図１】本発明によるＦ／Ｗアクセス処理装置の第１実
施形態の構成を示す機能ブロック図である。

【図２】図１に示すＦ／Ｗアクセス処理装置の動作を示
すフローチャートである。

【図３】図１に示すＦ／Ｗアクセス処理装置の処理状態
をイメージしたタイミングチャートである。

【図４】本発明によるＦ／Ｗアクセス処理装置の第２実
施形態の構成を示すブロック図である。

【図５】従来のタイミング処理装置の構成を示すブロッ
ク図である。

【図６】図５における処理状態を示すタイミングチャー
トである。

【符号の説明】

１ Ｆ／Ｗ ＩＮＦ部 ２ 情報蓄積部 ３ 書込チェック部 ２１ ＯＫ／ＮＧレジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】上流のＦ／Ｗ（ファームウエア）制御系に
   接続されたＦ／Ｗインタフェース部および各種機能ブロ
   ックに接続された情報蓄積部を含み、前記Ｆ／Ｗインタ
   フェース部を介して前記Ｆ／Ｗ制御系により前記情報蓄
   積部へ書き込み／読み出し設定するＦ／Ｗアクセス処理
   装置において、 前記Ｆ／Ｗインタフェース部および前記情報蓄積部間に
   書込チェック部を設け、前記書き込み後に該書き込まれ
   たデータを読み出し、前記書き込みおよび読み出しデー
   タを比較照合して確認することを特徴とするＦ／Ｗアク
   セス処理装置。
2. 【請求項２】前記Ｆ／Ｗインタフェース部、前記情報蓄
   積部および前記書込チェック部は、相互にアドレス、デ
   ータおよび制御信号を含む信号でマルチ接続され、前記
   書込チェック部は前記信号を常時監視することを特徴と
   する請求項１に記載のＦ／Ｗアクセス処理装置。
3. 【請求項３】前記書込チェック部により確認された比較
   照合の結果が正常又は異常かの情報を格納するＯＫ／Ｎ
   Ｇレジスタを備えることを特徴とする請求項１又は２に
   記載のＦ／Ｗアクセス処理装置。
4. 【請求項４】前記ＯＫ／ＮＧレジスタは、前記情報蓄積
   部に内蔵されることを特徴とする請求項１、２又は３に
   記載のＦ／Ｗアクセス処理装置。
5. 【請求項５】前記情報蓄積部は、複数の情報群を有し、
   前記書込チェック部による比較参照結果の正常又は異常
   を格納する前記情報群に対応する複数のＯＫ／ＮＧレジ
   スタを備えることを特徴とする請求項１乃至４の何れか
   に記載のＦ／Ｗアクセス処理装置。
6. 【請求項６】前記書込チェック部は、前記書き込みデー
   タおよび読み出しデータをＨ／Ｗ（ハードウエア）的に
   比較参照することを特徴とする請求項１乃至５に記載の
   Ｆ／Ｗアクセス処理装置。