JPH0421045A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH0421045A JPH0421045A JP2124966A JP12496690A JPH0421045A JP H0421045 A JPH0421045 A JP H0421045A JP 2124966 A JP2124966 A JP 2124966A JP 12496690 A JP12496690 A JP 12496690A JP H0421045 A JPH0421045 A JP H0421045A
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- 230000004913 activation Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
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- 238000000034 method Methods 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
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- 230000007423 decrease Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、キャッシュメモリに関するものである。
［従来の技術］
ＣＰＵの動作速度に対して、主メモリの動作速度は低速
である。ＣＰＵの動作効率を上げるために、主メモリか
ら読み出したデータを高速動作可能なキャッシュメモリ
に保管し、そのデータの再読み出しの際には、キャッシ
ュメモリから読み出すという手法が一般に用いられてい
る。
である。ＣＰＵの動作効率を上げるために、主メモリか
ら読み出したデータを高速動作可能なキャッシュメモリ
に保管し、そのデータの再読み出しの際には、キャッシ
ュメモリから読み出すという手法が一般に用いられてい
る。
第８図は、ＣＱ出版社発行の雑誌「インターフェースＪ
１９Ｂ７年９月号の２５０ページに記載されている４
ウエイセツトアソシアテイブ方弐のキャッシュメモリの
１ウエイだけを説明のために取り出したキャッシュメモ
リのブロック構成図である。
１９Ｂ７年９月号の２５０ページに記載されている４
ウエイセツトアソシアテイブ方弐のキャッシュメモリの
１ウエイだけを説明のために取り出したキャッシュメモ
リのブロック構成図である。
図において、１はキャッシュメモリにアクセスしようと
するアドレス信号、２は前記アドレス信号１の一部であ
るタグアドレス、３は前記アドレス信号１の一部である
エントリアドレス、４は前記アドレス信号１の一部であ
るワードアドレス、５はキャッシュメモリ内にあるタグ
アドレスを保持するタグアドレスメモリ、６はデータメ
モリ７の保持しているデータが有効であるか無効である
かを示したバリッドビットメモリである。バリッドビッ
トは、Ｈのときデータが有効、Ｌのとき無効を示す。７
はキャッシュメモリ内にあるデータを保持するデータメ
モリ、８は前記タグアドレス２と前記タグアドレスメモ
リ５に保持しているタグアドレスとを比較して一致して
いるか否かを調べる比較器、９は前記ワードアドレス４
によって前記データメモリから１ワードを選択するワー
ドセレクタ、１０はバリッドビットと前記ワードアドレ
ス４により制御される制御回路、１１は前記制御回路１
０から出力されるＨＩＴ信号、１２は前記ワードデータ
゛り１１から出力されるデータ信号、１３は前記エント
リアドレス３のデコーダ、１４はデコーダ１３の出力で
あるデコード信号、１５はＭＩＳＳ信号である。
するアドレス信号、２は前記アドレス信号１の一部であ
るタグアドレス、３は前記アドレス信号１の一部である
エントリアドレス、４は前記アドレス信号１の一部であ
るワードアドレス、５はキャッシュメモリ内にあるタグ
アドレスを保持するタグアドレスメモリ、６はデータメ
モリ７の保持しているデータが有効であるか無効である
かを示したバリッドビットメモリである。バリッドビッ
トは、Ｈのときデータが有効、Ｌのとき無効を示す。７
はキャッシュメモリ内にあるデータを保持するデータメ
モリ、８は前記タグアドレス２と前記タグアドレスメモ
リ５に保持しているタグアドレスとを比較して一致して
いるか否かを調べる比較器、９は前記ワードアドレス４
によって前記データメモリから１ワードを選択するワー
ドセレクタ、１０はバリッドビットと前記ワードアドレ
ス４により制御される制御回路、１１は前記制御回路１
０から出力されるＨＩＴ信号、１２は前記ワードデータ
゛り１１から出力されるデータ信号、１３は前記エント
リアドレス３のデコーダ、１４はデコーダ１３の出力で
あるデコード信号、１５はＭＩＳＳ信号である。
次に、従来のキャッシュメモリのリード動作について説
明する。この例では、説明の都合上ワードアドレスを１
ビツト、エントリアドレスを２ビツト、タグアドレスを
３ビツトと仮定する。外部からアドレス信号１が与えら
れるとエントリアドレス３、デコーダ１３で選ばれたタ
グアドレスメモリ５の内容を比較器８に送ると共にデー
タメモリ７の内容もワードセレクタ９に送り、ワードア
ドレス４でワードデータを選ぶ。この例では、１エント
リアドレスに対して２つのワードデータが対応している
。そして、選ばれたタグアドレスメモリ５の内容を前記
比較器８でタグアドレス２と一致しているか否かを調べ
、その結果を制御回路１０に送る。この例では、１エン
トリアドレスに対応する２つのワードデータの各々の有
効、無効を示すために２ビツトのバリッドビットを持っ
ている。
明する。この例では、説明の都合上ワードアドレスを１
ビツト、エントリアドレスを２ビツト、タグアドレスを
３ビツトと仮定する。外部からアドレス信号１が与えら
れるとエントリアドレス３、デコーダ１３で選ばれたタ
グアドレスメモリ５の内容を比較器８に送ると共にデー
タメモリ７の内容もワードセレクタ９に送り、ワードア
ドレス４でワードデータを選ぶ。この例では、１エント
リアドレスに対して２つのワードデータが対応している
。そして、選ばれたタグアドレスメモリ５の内容を前記
比較器８でタグアドレス２と一致しているか否かを調べ
、その結果を制御回路１０に送る。この例では、１エン
トリアドレスに対応する２つのワードデータの各々の有
効、無効を示すために２ビツトのバリッドビットを持っ
ている。
制御回路１０では、ワードアドレス４で選択されたワー
ドデータに対応するバリッドビットの値がＨで、かつ、
外部アドレスにより指定されたデータがキャッシュメモ
リ内に有るとき、所定のタイミングでＨＩＴ信号１１を
発生する。このＨＩＴ信号１１は、キャッシュメモリ外
部およびワードセレクタ９に送られ、ＨＩＴ信号１１が
Ｈのときには、データをデータ信号１２に出力する。ま
た、キャッシュミス時にはＭＩＳＳ信号１５をＨにして
、キャッシュメモリ外のメインメモリを起動しデータを
読みに行き、ＭＰＵにデータを送ると共にキャッシュメ
モリ内のデータメモリ７にデータを格納する。
ドデータに対応するバリッドビットの値がＨで、かつ、
外部アドレスにより指定されたデータがキャッシュメモ
リ内に有るとき、所定のタイミングでＨＩＴ信号１１を
発生する。このＨＩＴ信号１１は、キャッシュメモリ外
部およびワードセレクタ９に送られ、ＨＩＴ信号１１が
Ｈのときには、データをデータ信号１２に出力する。ま
た、キャッシュミス時にはＭＩＳＳ信号１５をＨにして
、キャッシュメモリ外のメインメモリを起動しデータを
読みに行き、ＭＰＵにデータを送ると共にキャッシュメ
モリ内のデータメモリ７にデータを格納する。
次に、従来のキャッシュメモリのライト動作について説
明する。外部からアドレス信号１が与えられるとリード
動作と同様にアドレスのヒツト判定を行い、ＨＩＴ信号
１１がＨのときには、データ信号１２の値をデータメモ
リ７に書き込む。ＨＩＴ信号１１がＨのときには、何も
しない。
明する。外部からアドレス信号１が与えられるとリード
動作と同様にアドレスのヒツト判定を行い、ＨＩＴ信号
１１がＨのときには、データ信号１２の値をデータメモ
リ７に書き込む。ＨＩＴ信号１１がＨのときには、何も
しない。
従来のキャッシュメモリでは、リードヒツト時に出力す
るＨＩＴ信号１１のタイミングが固定であるため、低い
電源電圧や高温でキャッシュメモリを使用したときにヒ
ツト判定時間が増加し、判定結果を誤ったＨＩＴ信号１
工をＣＰＵに対して出力してしまうという問題があった
。
るＨＩＴ信号１１のタイミングが固定であるため、低い
電源電圧や高温でキャッシュメモリを使用したときにヒ
ツト判定時間が増加し、判定結果を誤ったＨＩＴ信号１
工をＣＰＵに対して出力してしまうという問題があった
。
また、従来のキャッシュメモリでは、キャッシュメモリ
の動作周波数を増加させると、キャッシュメモリ内部で
ヒツト判定に使用できる時間が減少するため、判定結果
を誤ったＨＩＴ信号１１をＣＰＵに対して出力してしま
うという問題があった。
の動作周波数を増加させると、キャッシュメモリ内部で
ヒツト判定に使用できる時間が減少するため、判定結果
を誤ったＨＩＴ信号１１をＣＰＵに対して出力してしま
うという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、より広い環境で使用できる、汎用的なキャ
ッシュメモリを得ることを目的とする。
れたもので、より広い環境で使用できる、汎用的なキャ
ッシュメモリを得ることを目的とする。
この発明にかかるキャッシュメモリは、キャッシュメモ
リの起動信号を遅延させる回路と、キャツシュヒツトを
示す信号の出力するタイミングを変更する回路とを含む
ようにしたものである。
リの起動信号を遅延させる回路と、キャツシュヒツトを
示す信号の出力するタイミングを変更する回路とを含む
ようにしたものである。
また、この発明にかかるキャッシュメモリは、キャッシ
ュメモリの起動信号を遅延させる回路と、キャッシュミ
ス時に外部メモリをアクセスするタイミングを変更する
回路とを含むようにしたものである。
ュメモリの起動信号を遅延させる回路と、キャッシュミ
ス時に外部メモリをアクセスするタイミングを変更する
回路とを含むようにしたものである。
この発明におけるキャッシュメモリは、ヒツト判定が遅
れたために、ウェイトサイクル無しで正しいＨＩＴ信号
をＣＰＵに出力することができない場合には、自動的に
ウェイトサイクルを挿入した後、ＨＩＴ信号を出力する
。
れたために、ウェイトサイクル無しで正しいＨＩＴ信号
をＣＰＵに出力することができない場合には、自動的に
ウェイトサイクルを挿入した後、ＨＩＴ信号を出力する
。
また、この発明におけるキャッシュメモリは、ヒツト判
定が遅れた場合にリードミスし、ウェイトサイクル無し
で外部メモリをアクセスできない時には、自動的にウェ
イトサイクルを挿入した後、外部メモリのアクセスを起
動する。
定が遅れた場合にリードミスし、ウェイトサイクル無し
で外部メモリをアクセスできない時には、自動的にウェ
イトサイクルを挿入した後、外部メモリのアクセスを起
動する。
以下、この発明の実施例を図について説明する。
第１図は本発明の第１の実施例によるキャッシュメモリ
を示し、これは第８図に示した従来例の回路にタイミン
グ変更回路２０を追加したもので、他の部分の構成は同
じである。タイミング変更回路２０はＨＩ、Ｔ信号１１
およびＭＩＳＳ信号の出力タイミングを変更する回路で
ある。ＨＩＴ信号１１は、ワードセレクタ９およびキャ
ッシュメモリ外部に出力される。２１はキャッシュメモ
リの外部から与えられクロックを示すＣＬＫＩ信号、２
２はＣＬＫ２信号である、２３は制御回路１０から出力
されアドレスの一致を示すＴＡＧＨＩＴ信号、２４はキ
ャッシュメモリの外部から与えられバスサイクルの開始
を示すＢＳ信号、２５はキャッシュメモリの外部から与
えられたリードサイクルを示すＲＥＡＤ信号である。
を示し、これは第８図に示した従来例の回路にタイミン
グ変更回路２０を追加したもので、他の部分の構成は同
じである。タイミング変更回路２０はＨＩ、Ｔ信号１１
およびＭＩＳＳ信号の出力タイミングを変更する回路で
ある。ＨＩＴ信号１１は、ワードセレクタ９およびキャ
ッシュメモリ外部に出力される。２１はキャッシュメモ
リの外部から与えられクロックを示すＣＬＫＩ信号、２
２はＣＬＫ２信号である、２３は制御回路１０から出力
されアドレスの一致を示すＴＡＧＨＩＴ信号、２４はキ
ャッシュメモリの外部から与えられバスサイクルの開始
を示すＢＳ信号、２５はキャッシュメモリの外部から与
えられたリードサイクルを示すＲＥＡＤ信号である。
次に、この実施例のキャッシュメモリの動作について説
明する。この実施例のキャッシュメモリのライト動作は
従来のキャッシュメモリと同様で、リード動作のみ異な
るので、以下にリード動作について説明する。この例で
は、説明の都合上ワードアドレスを１ビツト、エントリ
アドレスを２ビツト、タグアドレスを３ビツトと仮定す
る。
明する。この実施例のキャッシュメモリのライト動作は
従来のキャッシュメモリと同様で、リード動作のみ異な
るので、以下にリード動作について説明する。この例で
は、説明の都合上ワードアドレスを１ビツト、エントリ
アドレスを２ビツト、タグアドレスを３ビツトと仮定す
る。
外部からアドレス信号１が与えられるとエントリアドレ
ス３、デコーダ１３で選ばれたタグアドレスメモリ５の
内容を比較器８に送ると共にデータメモリ７の内容もワ
ードセレクタ９に送り、ワードアドレス４でワードデー
タを選ぶ。この例では、１エントリアドレスに対して２
つのワードデータが対応している。そして、選ばれたタ
グアドレスメモリ５の内容を前記比較器８でタグアドレ
ス２と一致しているか否かを調べ、その結果を制御回路
１０に送る。この例では、１エントリアドレスに対応す
る２つのワードデータの各々の有効。
ス３、デコーダ１３で選ばれたタグアドレスメモリ５の
内容を比較器８に送ると共にデータメモリ７の内容もワ
ードセレクタ９に送り、ワードアドレス４でワードデー
タを選ぶ。この例では、１エントリアドレスに対して２
つのワードデータが対応している。そして、選ばれたタ
グアドレスメモリ５の内容を前記比較器８でタグアドレ
ス２と一致しているか否かを調べ、その結果を制御回路
１０に送る。この例では、１エントリアドレスに対応す
る２つのワードデータの各々の有効。
無効を示すために２ビツトのバリッドビットを持ってい
る。制御回路１０では、ワードアドレス４で選択された
ワードデータに対応するバリッドビットの値がＨで、か
つ、外部アドレスにより指定されたデータがキャッシュ
メモリ内に有るとき、所定のタイミングでＴＡＧＨＩＴ
信号２３を発生し、タイミング変更回路２０へ送られる
。タイミング変更回路２０では、ＢＳ信号２４からＢＳ
のデイレイ信号３４を作成し、ＢＳのデイレイ信号３４
の遅延状態により、ウェイトサイクルを挿入するか否か
を判断し、ウェイトサイクルを考慮してＨＩＴ信号１１
とＭＩＳＳ信号１５を出力する。
る。制御回路１０では、ワードアドレス４で選択された
ワードデータに対応するバリッドビットの値がＨで、か
つ、外部アドレスにより指定されたデータがキャッシュ
メモリ内に有るとき、所定のタイミングでＴＡＧＨＩＴ
信号２３を発生し、タイミング変更回路２０へ送られる
。タイミング変更回路２０では、ＢＳ信号２４からＢＳ
のデイレイ信号３４を作成し、ＢＳのデイレイ信号３４
の遅延状態により、ウェイトサイクルを挿入するか否か
を判断し、ウェイトサイクルを考慮してＨＩＴ信号１１
とＭＩＳＳ信号１５を出力する。
Ｆ（ＩＴ信号１１は、キャッシュメモリ外部およびワー
ドセレクタ９に送られ、ＨＩＴ信号１１がＨのときには
、データをデータ信号１２に出力する。キャッシュミス
時にはＭａｓｓ信号１５をＨにして、キャッシュメモリ
外のメインメモリを起動しデータを読みに行き、ＭＰＵ
にデータを送ると共にキャッシュメモリ内のデータメモ
リ７にデータを格納する。
ドセレクタ９に送られ、ＨＩＴ信号１１がＨのときには
、データをデータ信号１２に出力する。キャッシュミス
時にはＭａｓｓ信号１５をＨにして、キャッシュメモリ
外のメインメモリを起動しデータを読みに行き、ＭＰＵ
にデータを送ると共にキャッシュメモリ内のデータメモ
リ７にデータを格納する。
次に、タイミング変更回路の一構成例を、第２図を用い
て説明する。図において、２１はＣＬＫ１信号、２２は
ＣＬＫ２信号、２３はＴＡＧＨＩＴ倍信号２４はＢＳ信
号、２５はＲＥＡＤ信号、３０は遅延回路、３１は３人
力ＡＮＤゲート、３２および３３はＤラッチである。Ｄ
ラッチ３２およびＤラッチ３３は、Ｎチ＋ネルトランス
ミッションゲート４０および４１、インバータゲート４
２および４３より構成される。Ｄラッチ３２のＮチャネ
ルトランスミ・ンションゲート４０はＣＬＫ２信号２２
で制御され、Ｎチャネルトランスミッションゲート４１
はＣＬＫ１信号２１で制御される。Ｄラッチ３３のＮチ
ャネルトランスミッションゲート４０はＣＬＫ １信号
２１で制御され、Ｎチャネルトランスミッションゲート
４１はＣＬＫ２信号２２で制御される。３５はインバー
タゲートである。
て説明する。図において、２１はＣＬＫ１信号、２２は
ＣＬＫ２信号、２３はＴＡＧＨＩＴ倍信号２４はＢＳ信
号、２５はＲＥＡＤ信号、３０は遅延回路、３１は３人
力ＡＮＤゲート、３２および３３はＤラッチである。Ｄ
ラッチ３２およびＤラッチ３３は、Ｎチ＋ネルトランス
ミッションゲート４０および４１、インバータゲート４
２および４３より構成される。Ｄラッチ３２のＮチャネ
ルトランスミ・ンションゲート４０はＣＬＫ２信号２２
で制御され、Ｎチャネルトランスミッションゲート４１
はＣＬＫ１信号２１で制御される。Ｄラッチ３３のＮチ
ャネルトランスミッションゲート４０はＣＬＫ １信号
２１で制御され、Ｎチャネルトランスミッションゲート
４１はＣＬＫ２信号２２で制御される。３５はインバー
タゲートである。
第３図は第２図で示した遅延回路３００回路例である０
図において、５０はインバータゲート、５１は負荷容量
、５２はＧＮＤである。この回路例では４つのインバー
タゲート５０と４つの負荷容量５１によりＢＳ信号２４
を遅延させてＢＳのデイレイ信号３４を作成する。この
回路で得られる遅延は、キャッシュメモリ内のヒツト判
定に必要な時間よりわずかに大きい値になるように、負
荷容量５１の容量値を設定する。なお、ここで示した遅
延回路は一例であり、得られる遅延がキャッシュメモリ
内のヒツト判定に必要な時間よりわずかに大きい値にな
るものであれば、回路構成が異なっても問題はない。
図において、５０はインバータゲート、５１は負荷容量
、５２はＧＮＤである。この回路例では４つのインバー
タゲート５０と４つの負荷容量５１によりＢＳ信号２４
を遅延させてＢＳのデイレイ信号３４を作成する。この
回路で得られる遅延は、キャッシュメモリ内のヒツト判
定に必要な時間よりわずかに大きい値になるように、負
荷容量５１の容量値を設定する。なお、ここで示した遅
延回路は一例であり、得られる遅延がキャッシュメモリ
内のヒツト判定に必要な時間よりわずかに大きい値にな
るものであれば、回路構成が異なっても問題はない。
次に、第２図のタイミング変更回路の動作を、タイミン
グ変更回路のタイミングチャートである第４図ないし第
７図を用いて説明する。
グ変更回路のタイミングチャートである第４図ないし第
７図を用いて説明する。
まずＯ−ウェイトリードビットのタイミングチャートで
ある第４図を説明する０図中、２１はＣＬＫＩ信号、２
２はＣＬＫ２信号でこれらの信号はキーオーバーラツプ
の２相クロツクである。本例では、クロックの１周期を
１マシンサイクルと呼ぶことにする。１マシンサイクル
ごとにキャッシュメモリのステートを記した。
ある第４図を説明する０図中、２１はＣＬＫＩ信号、２
２はＣＬＫ２信号でこれらの信号はキーオーバーラツプ
の２相クロツクである。本例では、クロックの１周期を
１マシンサイクルと呼ぶことにする。１マシンサイクル
ごとにキャッシュメモリのステートを記した。
第４図はＳＣＭＰと５ＨＩＴステートから構成されてい
る。ＳＣＭＰはアドレスを比較するステートで、５ＨＩ
ＴはＨＩＴ信号１１をＨレベルにするステートである。
る。ＳＣＭＰはアドレスを比較するステートで、５ＨＩ
ＴはＨＩＴ信号１１をＨレベルにするステートである。
リード信号２５はリードアクセスの時にＨレベルに、ラ
イトアクセスの時Ｌレベルになる信号である。ＢＳ信号
２４はバスサイクルの開始を示す信号で、ＳＣＭＰの時
にＨレベルになる。動作を明確に示すために、第２図の
Ａ点〜Ｄ点の状態も示した。第４図のリードヒツト状態
では、ＳＣＭＰサイクルの終了までに、ＴＡＧ）（ＩＴ
信号２３とＢＳデイレイ信号３４は共にＬレベルからＨ
レベルに変化する。そのため、ＳＣＭＰサイクルの終了
までにＡ点はＨレベルに。
イトアクセスの時Ｌレベルになる信号である。ＢＳ信号
２４はバスサイクルの開始を示す信号で、ＳＣＭＰの時
にＨレベルになる。動作を明確に示すために、第２図の
Ａ点〜Ｄ点の状態も示した。第４図のリードヒツト状態
では、ＳＣＭＰサイクルの終了までに、ＴＡＧ）（ＩＴ
信号２３とＢＳデイレイ信号３４は共にＬレベルからＨ
レベルに変化する。そのため、ＳＣＭＰサイクルの終了
までにＡ点はＨレベルに。
Ｂ点はＬレベルになり、ＨＩＴ信号１１は５ＨＩＴサイ
クルでＨレベルになる。このとき、０点はＬレベル、Ｄ
点はＨレベル、ＭＩＳＳ信号１５はＬレベルを保つ。
クルでＨレベルになる。このとき、０点はＬレベル、Ｄ
点はＨレベル、ＭＩＳＳ信号１５はＬレベルを保つ。
次に、０−ウェイトリードミスのタイミングチャートで
ある第５図について説明する。第５図はＳＣＭＰと５Ｍ
ｌ５Ｓのステートから構成されている。ＳＣＭＰはアド
レスを比較するステートで５Ｍｌ５ＳはＭＩＳＳ信号１
５をＨレベルにするステートである。
ある第５図について説明する。第５図はＳＣＭＰと５Ｍ
ｌ５Ｓのステートから構成されている。ＳＣＭＰはアド
レスを比較するステートで５Ｍｌ５ＳはＭＩＳＳ信号１
５をＨレベルにするステートである。
第５図のリードミス状態では、ＴＡＧＨＩ Ｔ信号２３
はＬレベル、Ａ点はＬレベル、Ｂ点はＨレベル、ＨＩＴ
ｆｔ号１１はＬレベルを保つ。ＳＣＭＰサイクルの終了
までに、ＢＳのデイレイ信号３４はＬレベルからＨレベ
ルに変化する。そのため、ＳＣＭＰサイクルの終了まで
に０点はＨレベルになりＭＩＳＳ信号１５は５Ｍｌ５Ｓ
サイクルでＨレベルに、Ｄ点はＬレベルになり、ＭＩＳ
Ｓ信号１５は５Ｍｌ５ＳサイクルでＨレベルになる。Ｍ
■ＳＳ信号１５をＨレベルにすることにより、外部メモ
リをアクセスする。外部メモリをアクセス方法について
は、数多くの種類があり、また、この発明には関係しな
いので述べない。
はＬレベル、Ａ点はＬレベル、Ｂ点はＨレベル、ＨＩＴ
ｆｔ号１１はＬレベルを保つ。ＳＣＭＰサイクルの終了
までに、ＢＳのデイレイ信号３４はＬレベルからＨレベ
ルに変化する。そのため、ＳＣＭＰサイクルの終了まで
に０点はＨレベルになりＭＩＳＳ信号１５は５Ｍｌ５Ｓ
サイクルでＨレベルに、Ｄ点はＬレベルになり、ＭＩＳ
Ｓ信号１５は５Ｍｌ５ＳサイクルでＨレベルになる。Ｍ
■ＳＳ信号１５をＨレベルにすることにより、外部メモ
リをアクセスする。外部メモリをアクセス方法について
は、数多くの種類があり、また、この発明には関係しな
いので述べない。
次に、１−ウェイトリードヒツトのタイミングチャート
である第６図を説明する。第６図はＳＣＭＰと５ＷＡＩ
Ｔと５ＨＩＴのステートから構成されている。ＳＣＭＰ
はアドレスを比較するステートで、５ＷＡＩＴはウェイ
トステート、５ＨＩＴはＨＩＴ信号１１をＨレベルにす
るステートである。第６図のリードヒツト状態では、Ｓ
ＣＭＰサイクルの終了後に、ＴＡＣＨＩＴ信号２３とＢ
Ｓのデイレイ信号３４は共にＬレベルからＨレベルに変
化する。そのため、ＳＣＭＰサイクルの次のサイクルで
Ａ点はＨレベルに、Ｂ点はＬレベルになり、ＨＩＴ信号
１１は５ＨＩＴサイクルでＨレベルになる。このとき、
０点はＬレベル、Ｄ点はＨレベル、ＭＩＳＳ信号１５は
Ｌレベルを保つ。
である第６図を説明する。第６図はＳＣＭＰと５ＷＡＩ
Ｔと５ＨＩＴのステートから構成されている。ＳＣＭＰ
はアドレスを比較するステートで、５ＷＡＩＴはウェイ
トステート、５ＨＩＴはＨＩＴ信号１１をＨレベルにす
るステートである。第６図のリードヒツト状態では、Ｓ
ＣＭＰサイクルの終了後に、ＴＡＣＨＩＴ信号２３とＢ
Ｓのデイレイ信号３４は共にＬレベルからＨレベルに変
化する。そのため、ＳＣＭＰサイクルの次のサイクルで
Ａ点はＨレベルに、Ｂ点はＬレベルになり、ＨＩＴ信号
１１は５ＨＩＴサイクルでＨレベルになる。このとき、
０点はＬレベル、Ｄ点はＨレベル、ＭＩＳＳ信号１５は
Ｌレベルを保つ。
このように、Ｔ、ｌ；ＨＩＴ信号２３とＢＳのデイレイ
信号３４が遅れると、自動的にウェイトサイクルを挿入
した後、ＨＩＴ信号ＩｆがＨレベルになる。
信号３４が遅れると、自動的にウェイトサイクルを挿入
した後、ＨＩＴ信号ＩｆがＨレベルになる。
次に、１−ウェイトリードミスのタイミングチヤードで
ある第７図について説明する。第７図は、ＳＣＭＰと５
ＷＡＩＴと５Ｍｌ５Ｓのステートから構成されている。
ある第７図について説明する。第７図は、ＳＣＭＰと５
ＷＡＩＴと５Ｍｌ５Ｓのステートから構成されている。
ＳＣＭＰはアドレスを比較するステートで、５ＷＡＩＴ
はウェイトステート、５Ｍｌ５ＳはＭＩＳＳ信号１５を
Ｈレベルにするステートである。第７図のリードミス状
態では、ＴＡＧＨＩＴ信号２３はＬレベル、Ａ点はＬレ
ベル、Ｂ点はＨレベル、ＨＩＴ信号１１はＬレベルを保
つ。ＳＣＭＰサイクルの終了後にＢＳのデイレイ信号３
４はＬレベルからＨレベルに変化する。
はウェイトステート、５Ｍｌ５ＳはＭＩＳＳ信号１５を
Ｈレベルにするステートである。第７図のリードミス状
態では、ＴＡＧＨＩＴ信号２３はＬレベル、Ａ点はＬレ
ベル、Ｂ点はＨレベル、ＨＩＴ信号１１はＬレベルを保
つ。ＳＣＭＰサイクルの終了後にＢＳのデイレイ信号３
４はＬレベルからＨレベルに変化する。
そのため、ＳＣＭＰサイクルの次のサイクルで０点はＨ
レベルに、Ｄ点はＬレベルになり、ＭＩＳＳ信号１５は
Ｓ’Ｍ Ｉ Ｓ ＳサイクルでＨレベルになる。このよ
うに、ＴＡＧＨＩＴ信号２３とＢＳのプレイ信号３４が
遅れると、自動的にウェイトサイクルを挿入した後、Ｍ
ＩＳＳ信号１５をＨレベルにすることにより、外部メモ
リをアクセスする。
レベルに、Ｄ点はＬレベルになり、ＭＩＳＳ信号１５は
Ｓ’Ｍ Ｉ Ｓ ＳサイクルでＨレベルになる。このよ
うに、ＴＡＧＨＩＴ信号２３とＢＳのプレイ信号３４が
遅れると、自動的にウェイトサイクルを挿入した後、Ｍ
ＩＳＳ信号１５をＨレベルにすることにより、外部メモ
リをアクセスする。
なお、上記実施例では、Ｏウェイトと１ウエイトアクセ
スについて説明したが、ＢＳのデイレイ信号３４がさら
に遅れたり、クロックの周波数を上げたときには、自動
的に２ウ工イト以上のウェイトサイクルが挿入されるこ
とは明らかである。
スについて説明したが、ＢＳのデイレイ信号３４がさら
に遅れたり、クロックの周波数を上げたときには、自動
的に２ウ工イト以上のウェイトサイクルが挿入されるこ
とは明らかである。
以上のように、この発明によれば、ヒント判定が遅れウ
ェイトサイクル無しで正しいＨＩＴ信号１工をＣＰＵに
出力することができない場合には、自動的にウェイトサ
イクルを挿入した後ＨＩＴ信号１１を出力し、また、ヒ
ツト判定が遅れた場合にリードミスし、ウェイトサイク
ル無しで外部メモリをアクセスできない時には、自動的
にウェイトサイクルを挿入した後外部メモリのアクセス
を起動するようにしたため、低い電源電圧、高温、高い
動作周波数等の広い動作環境において正常に動作する汎
用的なキャンシュメモリを得ることができる。
ェイトサイクル無しで正しいＨＩＴ信号１工をＣＰＵに
出力することができない場合には、自動的にウェイトサ
イクルを挿入した後ＨＩＴ信号１１を出力し、また、ヒ
ツト判定が遅れた場合にリードミスし、ウェイトサイク
ル無しで外部メモリをアクセスできない時には、自動的
にウェイトサイクルを挿入した後外部メモリのアクセス
を起動するようにしたため、低い電源電圧、高温、高い
動作周波数等の広い動作環境において正常に動作する汎
用的なキャンシュメモリを得ることができる。
第１図は本発明の一実施例によるキャッシュメモリのブ
ロック構成図、第２図は第１図で示したタイミング変更
回路の一構成例を示す図、第３図は第２図で示した遅延
回路の一構成例を示す図、第４図ないし第７図は第２図
で示したタイミング変更回路のタイミングチャートを示
す図、第８図は従来のキャッシュメモリシステムのプロ
・ツク構成図である。 図において、１はアドレス、２はタグアドレス、３はエ
ントリアドレス、４はワードアドレス、５はタグアドレ
スメモリ、６はバリツドビ・ントメモリ、７はデータメ
モリ、８は比較器、９はワードセレクタ、１０は制御回
路、１１はＨＩＴ信号、１２はデータ信号、１３はデコ
ーダ、１４はデコード信号、１５はＭＩＳＳ信号、２０
はタイミング変更回路、２４はＢＳ信号、３０はキヤ・
ノシュメモリ起動信号の遅延回路、３４はＢＳのデイレ
イ信号である。 なお図中同一符号は同−又は相当部分を示す。
ロック構成図、第２図は第１図で示したタイミング変更
回路の一構成例を示す図、第３図は第２図で示した遅延
回路の一構成例を示す図、第４図ないし第７図は第２図
で示したタイミング変更回路のタイミングチャートを示
す図、第８図は従来のキャッシュメモリシステムのプロ
・ツク構成図である。 図において、１はアドレス、２はタグアドレス、３はエ
ントリアドレス、４はワードアドレス、５はタグアドレ
スメモリ、６はバリツドビ・ントメモリ、７はデータメ
モリ、８は比較器、９はワードセレクタ、１０は制御回
路、１１はＨＩＴ信号、１２はデータ信号、１３はデコ
ーダ、１４はデコード信号、１５はＭＩＳＳ信号、２０
はタイミング変更回路、２４はＢＳ信号、３０はキヤ・
ノシュメモリ起動信号の遅延回路、３４はＢＳのデイレ
イ信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）キャッシュメモリの起動信号を遅延させる回路と
、 該遅延信号を用いて検出されるキャッシュヒット判定の
遅れに応じて、キャッシュヒットを示す信号の出力タイ
ミングを変更する回路とを備えたことを特徴とするキャ
ッシュメモリ。 - （２）キャッシュメモリの起動信号を遅延させる回路と
、 該遅延信号を用いて検出されるキャッシュヒット判定の
遅れに応じて、キャッシュミス時に外部メモリをアクセ
スするタイミングを変更する回路とを有することを特徴
とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124966A JPH0775008B2 (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124966A JPH0775008B2 (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421045A true JPH0421045A (ja) | 1992-01-24 |
| JPH0775008B2 JPH0775008B2 (ja) | 1995-08-09 |
Family
ID=14898627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124966A Expired - Fee Related JPH0775008B2 (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775008B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009059682A (ja) * | 2007-08-08 | 2009-03-19 | Denso Corp | マグネットスイッチ及びその製造方法 |
| JP2010026716A (ja) * | 2008-07-17 | 2010-02-04 | Toshiba Corp | キャッシュメモリ制御回路及びプロセッサ |
-
1990
- 1990-05-14 JP JP2124966A patent/JPH0775008B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009059682A (ja) * | 2007-08-08 | 2009-03-19 | Denso Corp | マグネットスイッチ及びその製造方法 |
| JP2010026716A (ja) * | 2008-07-17 | 2010-02-04 | Toshiba Corp | キャッシュメモリ制御回路及びプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775008B2 (ja) | 1995-08-09 |
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Legal Events
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