JPH0421046A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH0421046A JPH0421046A JP2124964A JP12496490A JPH0421046A JP H0421046 A JPH0421046 A JP H0421046A JP 2124964 A JP2124964 A JP 2124964A JP 12496490 A JP12496490 A JP 12496490A JP H0421046 A JPH0421046 A JP H0421046A
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- Japan
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- cache memory
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- 238000005070 sampling Methods 0.000 abstract description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、キャッシュメモリに関するものである。
ＣＰＵの動作速度に対して、主メモリの動作速度は低速
である。ＣＰＵの動作効率を上げるために、主メモリか
ら読み出したデータを高速動作可能なキャッシュメモリ
に保管し、そのデータの再読み出しの際には、キャッシ
ュメモリから読み出すという手段が一般に用いられてい
る。
である。ＣＰＵの動作効率を上げるために、主メモリか
ら読み出したデータを高速動作可能なキャッシュメモリ
に保管し、そのデータの再読み出しの際には、キャッシ
ュメモリから読み出すという手段が一般に用いられてい
る。
第５図はＣＱ出版社刊行の雑誌「インターフェイスＪ
１９８７年８月号第２５０ページに記載されている４つ
エイセットアソシアティブ方式のキャッシュメモリのブ
ロック構成を示し、説明の都合上その１ウエイだけを抜
き出しである。
１９８７年８月号第２５０ページに記載されている４つ
エイセットアソシアティブ方式のキャッシュメモリのブ
ロック構成を示し、説明の都合上その１ウエイだけを抜
き出しである。
図において、１はキャッシュメモリにアクセスしようと
するアドレス信号、２は前記アドレス信号１の一部であ
るタグアドレス、３は前記アドレス信号１の一部である
エントリアドレス、４は前記アドレス信号１の一部であ
るワードアドレス、５はキャッシュメモリ内にあるタグ
アドレスを保持するタグアドレスメモリ、６はデータメ
モリ７の保持しているデータが有効であるか無効である
かを示すバリッドビットメモリであり、このバリッドビ
ットは、Ｈのときデータが有効、Ｌのとき無効を示すも
のである。
するアドレス信号、２は前記アドレス信号１の一部であ
るタグアドレス、３は前記アドレス信号１の一部である
エントリアドレス、４は前記アドレス信号１の一部であ
るワードアドレス、５はキャッシュメモリ内にあるタグ
アドレスを保持するタグアドレスメモリ、６はデータメ
モリ７の保持しているデータが有効であるか無効である
かを示すバリッドビットメモリであり、このバリッドビ
ットは、Ｈのときデータが有効、Ｌのとき無効を示すも
のである。
７はキャンシュメモリ内にあるデータを保持するデータ
メモリ、８は前記タグアドレス２と前記タグアドレスメ
モリ５に保持しているタグアドレスとを比較して一致し
ているが否かを調べる比較器、９は前記ワードアドレス
４によって前記データメモリから１ワードを選択するワ
ードセレクタ、１０はバリッドビットと前記ワードアド
レス４により制御される制御回路、１１は前記制御回路
１０から出力されるＨＩＴ信号、１２は前記ワードセレ
クタ１１から出力されるデータ信号、１３は前記エント
リアドレス３のデコーダである。
メモリ、８は前記タグアドレス２と前記タグアドレスメ
モリ５に保持しているタグアドレスとを比較して一致し
ているが否かを調べる比較器、９は前記ワードアドレス
４によって前記データメモリから１ワードを選択するワ
ードセレクタ、１０はバリッドビットと前記ワードアド
レス４により制御される制御回路、１１は前記制御回路
１０から出力されるＨＩＴ信号、１２は前記ワードセレ
クタ１１から出力されるデータ信号、１３は前記エント
リアドレス３のデコーダである。
次に、従来のキャッシュメモリのリード動作について説
明する。この例では、説明の都合上ワードアドレスを１
ビツト、エントリアドレスを２ビツト、タグアドレスを
３ビツトと仮定する。外部からアドレス信号１が与えら
れるとエントリアドレス３、デコーダ１３で選ばれたタ
グアドレスメモリ５の内容を比較器８に送ると共にデー
タメモリ７の内容もワードセレクタ９に送り、ワードア
ドレス４でワードデータを選ぶ。この例では、１エント
リアドレスに対して２つのワードデータが対応している
。そして、選ばれたタグアドレスメモリ５の内容を前記
比較器８でタグアドレス２と一致しているか否かを調べ
、その結果を制御回路１０に送る。この例では、１エン
ド男アドレスに対応する２つのワードデータの各々の有
効、無効を示すために２ビツトのバリッドビットを持っ
ている。制御回路１０では、ワードアドレス４で選択さ
れたワードデータに対応するバリッドビットの値がＨで
、かつ、外部アドレスにより指定されたデータがキャッ
シュメモリ内に有るとき、所定のタイミングでＨＩＴ信
号１１を発生する。このＨＩＴ信号１１はワードセレク
タ９およびキャッシュメモリ外部に送られ、ＨＩＴ信号
１１がＨのときには、データをデータ信号１２に出力す
る。
明する。この例では、説明の都合上ワードアドレスを１
ビツト、エントリアドレスを２ビツト、タグアドレスを
３ビツトと仮定する。外部からアドレス信号１が与えら
れるとエントリアドレス３、デコーダ１３で選ばれたタ
グアドレスメモリ５の内容を比較器８に送ると共にデー
タメモリ７の内容もワードセレクタ９に送り、ワードア
ドレス４でワードデータを選ぶ。この例では、１エント
リアドレスに対して２つのワードデータが対応している
。そして、選ばれたタグアドレスメモリ５の内容を前記
比較器８でタグアドレス２と一致しているか否かを調べ
、その結果を制御回路１０に送る。この例では、１エン
ド男アドレスに対応する２つのワードデータの各々の有
効、無効を示すために２ビツトのバリッドビットを持っ
ている。制御回路１０では、ワードアドレス４で選択さ
れたワードデータに対応するバリッドビットの値がＨで
、かつ、外部アドレスにより指定されたデータがキャッ
シュメモリ内に有るとき、所定のタイミングでＨＩＴ信
号１１を発生する。このＨＩＴ信号１１はワードセレク
タ９およびキャッシュメモリ外部に送られ、ＨＩＴ信号
１１がＨのときには、データをデータ信号１２に出力す
る。
しかし、前記）（ＩＴ信号１１がＬのときは、キャッシ
ュメモリ外部のメインメモリにデータを読みに行き、Ｍ
ＰＵにデータを送ると共にキャッシュメモリ内のデータ
メモリ７にデータを格納する。
ュメモリ外部のメインメモリにデータを読みに行き、Ｍ
ＰＵにデータを送ると共にキャッシュメモリ内のデータ
メモリ７にデータを格納する。
次に、従来のキャッシュメモリのライト動作について説
明する。外部からアドレス信号１が与えられるとリード
動作と同様にアドレスのヒツト判定を行い、ＨＩＴ信号
１１がＨのときには、データ信号１２の値をデータメモ
リ７に書き込む。
明する。外部からアドレス信号１が与えられるとリード
動作と同様にアドレスのヒツト判定を行い、ＨＩＴ信号
１１がＨのときには、データ信号１２の値をデータメモ
リ７に書き込む。
方、ＨＩＴ信号１１がＬのときには、何もしない。
従来のキャッシュメモリでは、リードヒツト時に出力す
る）（ＩＴ信号１１のタイミングが固定であるため、Ｂ
ＩＴ信号のサンプリングタイミングが異なるＣＰＵに対
して、同一のキャッシュメモリを使用することができな
いという問題点があった。
る）（ＩＴ信号１１のタイミングが固定であるため、Ｂ
ＩＴ信号のサンプリングタイミングが異なるＣＰＵに対
して、同一のキャッシュメモリを使用することができな
いという問題点があった。
この発明は、上記のような問題を解消するためになされ
たもので、より汎用的なキャッシュメモリを得ることを
目的とする。
たもので、より汎用的なキャッシュメモリを得ることを
目的とする。
この発明におけるキャッシュメモリは、外部信号、もし
くはキャッシュメモリのレジスタを設定することにより
、キャツシュヒツトを示す信号の出力タイミングを変更
する回路を設けたものである。
くはキャッシュメモリのレジスタを設定することにより
、キャツシュヒツトを示す信号の出力タイミングを変更
する回路を設けたものである。
この発明におけるキャッシュメモリは、外部信号、もし
くは、キャッシュメモリのレジスタを設定することによ
り、キャツシュヒツトを示す信号の出力タイミングを変
更することができるため、ＨＩＴ信号のサンプリングタ
イミングが異なるＣＰＵに対して、同一キャッシュメモ
リを使用することが可能となる。
くは、キャッシュメモリのレジスタを設定することによ
り、キャツシュヒツトを示す信号の出力タイミングを変
更することができるため、ＨＩＴ信号のサンプリングタ
イミングが異なるＣＰＵに対して、同一キャッシュメモ
リを使用することが可能となる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるキャッシュメモリを示す。
図は本発明の一実施例によるキャッシュメモリを示す。
このキャッシュメモリは、第５図に示した従来の回路に
タイミング変更回路２０を追加したもので、他の部分の
構成は同じである。
タイミング変更回路２０を追加したもので、他の部分の
構成は同じである。
第１図において、タイミング変更回路２０はＨＩＴ信号
１１の出力タイミングを変更する回路であり、ＨＩＴ信
号は、ワードセレクタ９およびキャッシュメモリ外部に
出力される。
１１の出力タイミングを変更する回路であり、ＨＩＴ信
号は、ワードセレクタ９およびキャッシュメモリ外部に
出力される。
２１はＨＩＴ信号１１のタイミングを設定するための０
−ＷＡＩＴ信号、２２は同じ＜１−ＷＡＩＴ信号、２３
は制御回路ＩＯから出力されたアドレスの一致を示すＴ
ＡＧ）ｆｌＴ信号、２４はキャッシュメモリの外部から
与えられたハスサイクルの開始を示すＢＳ信号、２５は
キャッシュメモリの外部から与えられリードサイクルを
示すＲＥＡＤ信号、２６はキャッシュメモリの外部から
与えられるクロックを示すＣＬＫ １信号、２７は同じ
（ＣＬＫ２信号である。
−ＷＡＩＴ信号、２２は同じ＜１−ＷＡＩＴ信号、２３
は制御回路ＩＯから出力されたアドレスの一致を示すＴ
ＡＧ）ｆｌＴ信号、２４はキャッシュメモリの外部から
与えられたハスサイクルの開始を示すＢＳ信号、２５は
キャッシュメモリの外部から与えられリードサイクルを
示すＲＥＡＤ信号、２６はキャッシュメモリの外部から
与えられるクロックを示すＣＬＫ １信号、２７は同じ
（ＣＬＫ２信号である。
次に、この実施例のキャッシュメモリの動作について説
明する。この実施例のキャッシュメモリのライト動作は
、従来のキャッシュメモリと同じであり、リード動作の
み異なるので、以下にリード動作について説明する。こ
の例では、説明の都合上ワードアドレスを１ビツト、エ
ントリアドレスを２ビツト、タグアドレスを３ビツトと
仮定する。
明する。この実施例のキャッシュメモリのライト動作は
、従来のキャッシュメモリと同じであり、リード動作の
み異なるので、以下にリード動作について説明する。こ
の例では、説明の都合上ワードアドレスを１ビツト、エ
ントリアドレスを２ビツト、タグアドレスを３ビツトと
仮定する。
外部からアドレス信号１が与えられるとエントリアドレ
ス３、デコーダ１３で選ばれたタグアドレスメモリ５の
内容を比較器８に送ると共にデータメモリ７の内容もワ
ードセレクタ９に送り、ワードアドレス４でワードデー
タを選ぶ。この例では、１エントリアドレスに対して２
つのワードデータが対応している。そして、選ばれたタ
グアドレスメモリ５の内容を前記比較器８でタグアドレ
ス２と一致しているか否かを調べ、その結果を制御回路
１０に送る。この例では、１エントリアドレスに対応す
る２つのワードデータの各々の有効無効を示すために２
ビツトのバリッドビットを持っている。制御回路１０で
はワードアドレス４で選択されたワードデータに対応す
るバリッドビットの値がＨで、かつ、外部アドレスによ
り指定されたデータがキャッシュメモリ内に有るとき、
所定のタイミングでＴＡＧＨＩＴ信号２３を発生し、タ
イミング変更回路２０へ送る。タイミング変更回路２０
ではＴＡＧＨＩＴ信号２３がＨレベル、０−ＷＡ Ｉ
Ｔ信号２１がＨレベル、ｌ −ＷＡ Ｉ Ｔ信号２２が
Ｌレベルの時には、ウェイトサイクルなしにＨＩＴ信号
１１をＨレベルにする。
ス３、デコーダ１３で選ばれたタグアドレスメモリ５の
内容を比較器８に送ると共にデータメモリ７の内容もワ
ードセレクタ９に送り、ワードアドレス４でワードデー
タを選ぶ。この例では、１エントリアドレスに対して２
つのワードデータが対応している。そして、選ばれたタ
グアドレスメモリ５の内容を前記比較器８でタグアドレ
ス２と一致しているか否かを調べ、その結果を制御回路
１０に送る。この例では、１エントリアドレスに対応す
る２つのワードデータの各々の有効無効を示すために２
ビツトのバリッドビットを持っている。制御回路１０で
はワードアドレス４で選択されたワードデータに対応す
るバリッドビットの値がＨで、かつ、外部アドレスによ
り指定されたデータがキャッシュメモリ内に有るとき、
所定のタイミングでＴＡＧＨＩＴ信号２３を発生し、タ
イミング変更回路２０へ送る。タイミング変更回路２０
ではＴＡＧＨＩＴ信号２３がＨレベル、０−ＷＡ Ｉ
Ｔ信号２１がＨレベル、ｌ −ＷＡ Ｉ Ｔ信号２２が
Ｌレベルの時には、ウェイトサイクルなしにＨＩＴ信号
１１をＨレベルにする。
また、ＴＡＧＨＴＴ信号２３がＨレベル、０ＷＡＩＴ信
号２１がＬレベル、１−ＷＡ Ｉ Ｔ信号２２がＨレベ
ルの時には、ウェイトサイクルを１サイクル入れた後、
ＨＴＴ信号１１をＨレベルにする。このＨＩＴ信号１１
は、キャンシュメモリ外部およびワードセレクタ９に送
られ、ＨＩＴ信号１１がＨのときには、データをデータ
信号１２に出力する。しかし、前記ＨＩＴ信号１１がＬ
のときは、キャッシュメモリ外のメインメモリにデータ
を読みに行き、ＭＰＵにデータを送るとともにキャシュ
メモリ内のデータメモリ７にデータメモリ７にデータを
格納する。
号２１がＬレベル、１−ＷＡ Ｉ Ｔ信号２２がＨレベ
ルの時には、ウェイトサイクルを１サイクル入れた後、
ＨＴＴ信号１１をＨレベルにする。このＨＩＴ信号１１
は、キャンシュメモリ外部およびワードセレクタ９に送
られ、ＨＩＴ信号１１がＨのときには、データをデータ
信号１２に出力する。しかし、前記ＨＩＴ信号１１がＬ
のときは、キャッシュメモリ外のメインメモリにデータ
を読みに行き、ＭＰＵにデータを送るとともにキャシュ
メモリ内のデータメモリ７にデータメモリ７にデータを
格納する。
次に、タイミング変更回路の一構成例を、第２図を用い
て説明する。図において、２１はｏ−ｗＡＩＴ信号、２
２はｌ −ＷＡ Ｉ Ｔ信号、２３はＴＡＧＨＩＴ信号
、２４はＢＳ信号、２５はＲＥＡＤ信号、２６はＣＬＫ
１信号、２７はＣＬＫ２信号、３０は３人力ＡＮＤゲー
ト、３１は２人力ＡＮＤゲート、３２は２人力ＯＲゲー
ト、３３および３４はＤラッチである。
て説明する。図において、２１はｏ−ｗＡＩＴ信号、２
２はｌ −ＷＡ Ｉ Ｔ信号、２３はＴＡＧＨＩＴ信号
、２４はＢＳ信号、２５はＲＥＡＤ信号、２６はＣＬＫ
１信号、２７はＣＬＫ２信号、３０は３人力ＡＮＤゲー
ト、３１は２人力ＡＮＤゲート、３２は２人力ＯＲゲー
ト、３３および３４はＤラッチである。
Ｄラッチ３３およびＤラッチ３４は、Ｎチャネルトラン
スミッションゲート４０４１およびインバータゲート４
２．４３より構成される。Ｄラッチ３３のＮチャネルト
ランスミッションゲート４０はＣＬＫ２ ２７で制御さ
れ、Ｎチャネルトランスミッションゲート４１はＣＬＫ
Ｉ ２６で制御される。また、Ｄラッチ３４のＮチャ
ネルトランスミッションゲート４０はＣＬＫＩ ２６
で制御され、Ｎチャネルトランスミッションゲート４１
はＣＬＫ２ ２７で制御される。
スミッションゲート４０４１およびインバータゲート４
２．４３より構成される。Ｄラッチ３３のＮチャネルト
ランスミッションゲート４０はＣＬＫ２ ２７で制御さ
れ、Ｎチャネルトランスミッションゲート４１はＣＬＫ
Ｉ ２６で制御される。また、Ｄラッチ３４のＮチャ
ネルトランスミッションゲート４０はＣＬＫＩ ２６
で制御され、Ｎチャネルトランスミッションゲート４１
はＣＬＫ２ ２７で制御される。
次に、第２図のタイミング変更回路の動作を、そのタイ
ミングチャートである第３図および第４図を用いて説明
する。
ミングチャートである第３図および第４図を用いて説明
する。
まずＯ−ウェイトリードのタイミングチャートである第
３図について説明する。図中、２６はＣＬＫＩ信号、２
７はＣＬＫ２信号で、これらの信号はノンオーバーラツ
プの２相クロツクである。
３図について説明する。図中、２６はＣＬＫＩ信号、２
７はＣＬＫ２信号で、これらの信号はノンオーバーラツ
プの２相クロツクである。
本実施例では、クロックの１周期を１マシンサイクルと
呼ぶことにする。１マシンサイクルごとにキャッシュメ
モリのステートを記した。
呼ぶことにする。１マシンサイクルごとにキャッシュメ
モリのステートを記した。
この第３図では、１マシンサイクルはＳＣＭＰと５ＨＩ
Ｔのステートから構成されている。ＳＣＭＰはアドレス
を比較するステートで、５ＨＩＴはＨＩＴ信号１１をＨ
レベルにするステートである。
Ｔのステートから構成されている。ＳＣＭＰはアドレス
を比較するステートで、５ＨＩＴはＨＩＴ信号１１をＨ
レベルにするステートである。
第３図では、Ｏ−ウェイトリードであるので、０−ＷＡ
Ｉ Ｔ信号２１はＨレベル、１−ＷＡ Ｉ ’Ｔ信号
２２はＬレベルになるように設定されていＺＯ−ＷＡ
Ｉ Ｔ信号２１．１−ＷＡＩＴ信号２２にキャッシュメ
モリの外部ピンとして設定してもＲいし、また、キャッ
シュメモリの内部レジスタからの信号として設定するこ
とも可能である。リード信号２５はリードアクセスの時
Ｈレベルに、ライトアクセスの時Ｌレベルになる信号で
ある。ＢＳ信号２４はバスサイクルの開始を示す信号で
、ＳＣＭＰの時にＨレベルになる。第３図の例ではリー
ドヒツト状態を示しているため、ＴＡＧＨＩＴ信号２３
はＬレベルからＨレベルに変化している。第３図の動作
を明確に示すために、第２図のＡ点〜Ｅ点の状態を示し
た。１−ＷＡ ｒ Ｔ信号２２がＬレベルであるため、
Ｅ点は常にＬレベルでアル。Ｏ−ＷＡ Ｉ Ｔ信号２１
がＨレベルであるので、Ｂ点の値をＨＩＴ信号１１とし
て出力する。
Ｉ Ｔ信号２１はＨレベル、１−ＷＡ Ｉ ’Ｔ信号
２２はＬレベルになるように設定されていＺＯ−ＷＡ
Ｉ Ｔ信号２１．１−ＷＡＩＴ信号２２にキャッシュメ
モリの外部ピンとして設定してもＲいし、また、キャッ
シュメモリの内部レジスタからの信号として設定するこ
とも可能である。リード信号２５はリードアクセスの時
Ｈレベルに、ライトアクセスの時Ｌレベルになる信号で
ある。ＢＳ信号２４はバスサイクルの開始を示す信号で
、ＳＣＭＰの時にＨレベルになる。第３図の例ではリー
ドヒツト状態を示しているため、ＴＡＧＨＩＴ信号２３
はＬレベルからＨレベルに変化している。第３図の動作
を明確に示すために、第２図のＡ点〜Ｅ点の状態を示し
た。１−ＷＡ ｒ Ｔ信号２２がＬレベルであるため、
Ｅ点は常にＬレベルでアル。Ｏ−ＷＡ Ｉ Ｔ信号２１
がＨレベルであるので、Ｂ点の値をＨＩＴ信号１１とし
て出力する。
次に１−ウェイトリードのタイミングチャートである第
４図について説明する。第４図ではｓｃＭＰ、５ＷＡＩ
Ｔ、５ＨＩＴのステートから構成されている。ＳＣＭＰ
はアドレスを比較するステート、５ＷＡＩＴはウェイト
ステート、５ｌ（ＩＴはＨＩＴ信号１１をＨレベルにす
るステートである。
４図について説明する。第４図ではｓｃＭＰ、５ＷＡＩ
Ｔ、５ＨＩＴのステートから構成されている。ＳＣＭＰ
はアドレスを比較するステート、５ＷＡＩＴはウェイト
ステート、５ｌ（ＩＴはＨＩＴ信号１１をＨレベルにす
るステートである。
第４図では１−ウェイトリードであるので、０−ＷＡ
Ｉ Ｔ信号２１はＬレベル、１−ＷＡ Ｉ Ｔ信号２２
はＨレベルになるように設定されている。
Ｉ Ｔ信号２１はＬレベル、１−ＷＡ Ｉ Ｔ信号２２
はＨレベルになるように設定されている。
Ｑ −ＷＡ Ｉ Ｔ信号２１、ｌ −ＷＡ Ｉ Ｔ信号
２２はキャッシュメモリ外部ピンとして設定しても良い
し、また、キャッシュメモリの内部レジスタからの信号
として設定することも可能である。リード信号２５はリ
ードアクセスの時Ｈレベルに、ライトアクセスの時Ｌレ
ベルになる信号である。ＢＳ信号２４はバスサイクルの
開始を示す信号で、ＳＣＭＰの時にＨレベルになる。第
４図の例ではり−ドヒット状態を示しているため、ＴＡ
ＧＨＩＴ信号２３はＬレベルからＨレベルに変化してい
る。
２２はキャッシュメモリ外部ピンとして設定しても良い
し、また、キャッシュメモリの内部レジスタからの信号
として設定することも可能である。リード信号２５はリ
ードアクセスの時Ｈレベルに、ライトアクセスの時Ｌレ
ベルになる信号である。ＢＳ信号２４はバスサイクルの
開始を示す信号で、ＳＣＭＰの時にＨレベルになる。第
４図の例ではり−ドヒット状態を示しているため、ＴＡ
ＧＨＩＴ信号２３はＬレベルからＨレベルに変化してい
る。
第３図の動作を明確に示すために、第２図のＡ点〜Ｅ点
の状態を示した。０〜ＷＡＩＴ信号２１がＬレベルであ
るため、Ｂ点は常にＬレベルである。１−ＷＡ Ｉ Ｔ
信号２２がＨレベルであるのでＥ点の値をＨＩＴ信号１
１止して出方する。
の状態を示した。０〜ＷＡＩＴ信号２１がＬレベルであ
るため、Ｂ点は常にＬレベルである。１−ＷＡ Ｉ Ｔ
信号２２がＨレベルであるのでＥ点の値をＨＩＴ信号１
１止して出方する。
なお、上記実施例では、０−ＷＡ Ｉ Ｔ信号２１およ
び１−ＷＡ Ｉ Ｔ信号２２の２本の制御信号を用いて
、０ウエイトと１ウエイトでＨＩＴ信号１１を出力する
回路を示したが、制御信号の数を増加させることにより
、上記実施例で示した方法と同様にしてウェイト数をさ
らに増加させることが可能である。
び１−ＷＡ Ｉ Ｔ信号２２の２本の制御信号を用いて
、０ウエイトと１ウエイトでＨＩＴ信号１１を出力する
回路を示したが、制御信号の数を増加させることにより
、上記実施例で示した方法と同様にしてウェイト数をさ
らに増加させることが可能である。
以上のように、この発明によれば、外部信号、もしくは
キャッシュメモリのレジスタを設定することにより、キ
ャツシュヒツトを示す信号の出力タイミングを変更する
ことができるため、Ｉ（ＩＴ倍信号サンプリングタイミ
ングが異なるＣＰＵに対して、同一のキャッシュメモリ
を使用することが可能となり、より汎用なキャッシュメ
モリを得ることができる。
キャッシュメモリのレジスタを設定することにより、キ
ャツシュヒツトを示す信号の出力タイミングを変更する
ことができるため、Ｉ（ＩＴ倍信号サンプリングタイミ
ングが異なるＣＰＵに対して、同一のキャッシュメモリ
を使用することが可能となり、より汎用なキャッシュメ
モリを得ることができる。
第１図は本発明の一実施例によるキャッシュメモリシス
テムのブロック構成図、第２図は第１図のタイミング変
更回路の一具体例を示す図、第３図および第４図は第２
図で示したタイミング変更回路のタイミングチャートを
示す図、第５図は従来のキャッシュメモリシステムのブ
ロック構成図である。 図において、１はアドレス、２はタグアドレス、３はエ
ントリアドレス、４はワードアドレス、５はタグアドレ
スメモリ、６はバリンドピットメモリ、７はデータメモ
リ、８は比較器、９はワードセレクタ、１０は制御回路
、１１はＨＩＴ信号、１２はデータ信号、１３はデコー
ダ、２ｏはタイミング変更回路、２１はＯ−ＷＡ Ｉ
Ｔ信号、２２は１−ＷＡ ｒ Ｔ信号である。 なお、図中、同一符号は同一、または相当部分を示す。
テムのブロック構成図、第２図は第１図のタイミング変
更回路の一具体例を示す図、第３図および第４図は第２
図で示したタイミング変更回路のタイミングチャートを
示す図、第５図は従来のキャッシュメモリシステムのブ
ロック構成図である。 図において、１はアドレス、２はタグアドレス、３はエ
ントリアドレス、４はワードアドレス、５はタグアドレ
スメモリ、６はバリンドピットメモリ、７はデータメモ
リ、８は比較器、９はワードセレクタ、１０は制御回路
、１１はＨＩＴ信号、１２はデータ信号、１３はデコー
ダ、２ｏはタイミング変更回路、２１はＯ−ＷＡ Ｉ
Ｔ信号、２２は１−ＷＡ ｒ Ｔ信号である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）キャッシュメモリにおいて、 キャッシュヒットを示す信号の出力タイミングを変更す
るための出力タイミング変更回路を備えたことを特徴と
するキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124964A JPH0421046A (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124964A JPH0421046A (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421046A true JPH0421046A (ja) | 1992-01-24 |
Family
ID=14898578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124964A Pending JPH0421046A (ja) | 1990-05-14 | 1990-05-14 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421046A (ja) |
-
1990
- 1990-05-14 JP JP2124964A patent/JPH0421046A/ja active Pending
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