KR940005771B1 - 셋업시간을 단축시킨 어드레스발생회로 - Google Patents

Abstract

내용 없음.

Description

셋업시간을 단축시킨 어드레스발생회로

제1도는 어드레스발생회로를 포함한 정보처리시스템을 블럭도.

제2도는 제 1 도의 어드레스발생회로의 종래 회로도 및 그 타이밍도.

제3도는 제 1 도의 어드레스발생회로에 대한 본 발명의 회로도 및 그 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 마이크로프로세서 20 : 캐시메모리

30 : 기준클럭발생기 40 : 어드레스발생회로

50 : 주메모리 41 : 카운터

42 : 가산기

본 발명은 정보처리시스템에 있어서 어드레스발생회로에 관한 것으로, 특히 메모리의 어드레스발생시 초기 셋업(Setup)시간을 단축시킨 회로에 관한 것이다.

정보처리시스템은 주어진 정보를 정해진 과정에 의하여 처리하는 기기로서, 대부분 컴퓨터로 불리는 장치를 이용하여 정보를 처리하게 된다. 컴퓨터는 크게 입력장치와 기억장치 및 연산장치, 제어장치, 출력장치로 분리되며 일명 전자계산기라고도 한다. 컴퓨터에는 주로 상기 연산장치와 제어장치로 구성된 것을 중앙처리장치(Central Processing Unit ; 이하 CPU로 약칭)라 하고 이 CPU를 고밀도 집적회로(LSI ; Large Scale Integration)를 이용하여 하나의 칩으로 구성한 것을 마이크로프로세서라 한다. CPU는 기억장치를 부착하는데 제한이 따르므로 기억장치모듈은 CPU와 분리되어 별도의 모듈로 구성된다. 이로 인해 입력장치를 통해 사용자의 명령이 인가되면 CPU는 어드레스신호에 의하여 기억장치로 직접 인출(fetch)명령을 인가하고 수행할 프로그램정보를 가져와 해독한 후 해당되는 기능을 수행한다. 그러나 CPU의 처리속도가 고속인 경우에는 기억장치의 입출력속도가 한정되어 있어 CPU의 처리속도에 적응하지 못하여 시스템의 처리속도를 크게 저하하는 문제가 있다. 이를 해결하기 위하여 고안된 것이 캐시메모리(Cache Memory)이다. 캐시메모리는 일명 버퍼메모리로 CPU와 기억장치 사이에 위치하여 CPU와 기억장치간의 처리속도를 빠르게 하여 CPU의 처리속도를 높여주기 위한 기억장치이다. 즉, 캐시메모리는 주기억장치에 기록되어 있는 일부 정보를 미리 저장하고 있다가 CPU가 인출하고자 하는 정보가 존재하면 CPU로 출력하여 기억장치에서 인출된 것과 같이 수행된다.

이와 같은 내용을 제 1도를 통하여 좀더 상세하게 기술하기로 한다.

제 1도는 정보처리시스템중 컴퓨터의 내부 블럭도의 일부로서, 특히 CPU(도면에서는 마이크로프로세서로 표시됨)(10)와 기억장치(도면에서는 주메모리로 표기됨)(50) 및 캐시메모리(20)간의 유기적인 관계를 나타낸 것이다. 여기서 예를 든 컴퓨터는 32비트 프로세서의 경우이다.

우선 사용자의 제어명령 및 정보가 인가되면 CPU(10)는 해당 프로그램에 대한 어드레스를 캐시메모리(20)로 인가한다. 캐시메모리(20)는 크게 비교수단(도면에 예시되지 않음)과 기억수단(도면에 예시되지 않음)으로 구성되어 CPU(10)로부터 인가된 어드레스정보가 기억수단(도면에 예시되지 않음)에 저장되어 있는 정보의 어드레스와 일치하는 것이 있는지 검색한다. 이 검색과정은 비교수단에서 이루어진다. 검색결과 기억수단(도면에 예시되지 않음)에 존재할 경우에는 그대로 인출하여 CPU는 해당 기능을 수행한다. 반면에 기억수단(도면에 예시되지 않음)에 존재하지 않을 경우 CPU는 주메모리(5)로 직접 인출명령을 인가한다. 이때 캐시메모리(20)의 기억수단은 주메모리(5)에서 인출된 어드레스를 기준으로 4워드(여기서 워드는 CPU의 비트수와 같은 수라고 가정한다) 또는 2워드 이상의 워드를 가져와 저장하게 된다. 이처럼 캐시메모리(20)는 CPU의 인출명령에 따라 기억수단(도면에 예시되지 않음)내의 정보를 계속적으로 변화시킨다. 또한 캐시메모리(20)에 저장될 수 있는 워드수는 CPU의 처리속도에 따라 다르게 설정될 수 있고 본 실시예에는 32비트의 경우에 있어서 4워드를 저장하는 것으로 한다. 이때 4워드를 주메모리로부터 가져오기 위해서 어드레스일부를 증가(또는 감소)시키면서 정보를 가져와야 하는데, 대부분의 캐시메모리에서는 특히 마이크로프로세서에 내장된 캐시메모리에서는 이 회로가 존재하지 않고 CPU에서 인가된 어드레스만을 해당사이클동안 유지하기 때문에 외부에 어드레스증가 또는 감소시키기 위한 어드레스발생회로가 필요하게 된다. 이러한 캐시메모리(20)의 기록수단(도면에 예시되지 않음)에 저장될 워드를 제 2 도와 같은 어드레스발생회로에 의하면 결정되고, 결정된 어드레스의 워드는 주메모리(50)에서 리드되어 캐시메모리(20)에 저장된다.

제2(a)도는 제 1 도의 어드레스발생회로(40)의 종래회로도이고 제2(b)도는 그의 타이밍도이다. 제2(a)도의 어드레스발생회로(40)는 캐시메모리(20)에서 발생되는 캐시버스트요구신호에 의하여 인에이블되고, CPU(10)의; CPU의 AD단에서 출력되는 어드레스가 안정된 상태임을 알려 주는 제어신호, 이하로 약함)신호가 인가되면 CPU(10)의 AD출력단중 A2와 A3의 출력단에서 발생되는 어드레스를 기준클럭발생기(30)에서 출력되는 시스템클럭의 폴림에지에서 래치시킨 뒤 주메모리(50)로 인가한다. 그리고 주메모리(50)에서 독출되는 기간동안 시스템클럭의 폴림에지때마다 래치된 어드레스를 1씩 업카운팅하여 주메모리(50)로 인가한다.

좀더 상세하게, 캐시메모리(20)에 저장된 정보와 CPU에서 인출하고자 하는 프로그램의 번지가 일치하지 않을 경우 캐시메모리(20)는 어드레스발생회로(40)로 캐시버스트요구Cache Burst REQuest 이하로 약함)신호를 True(하이논리레벨)상태로 인가한다. 버스트(Burst)신호는 데이터전송에 있어서 어느 특정의 기준에 따라 한 단위로 간주할 수 있는 일련의 신호이므로 여기에서는 캐시메모리(20)에 4워드가 저장될 수 있는 기간을 설정해 주기 위한 것이다. 이신호는 제2(b)도의 (d)와 같은 타이밍도로 표현된다. 제2(b)도에서 볼 수 있는 바와 같이신호와(Assert)가 거의 동시에 동기되는데 AS 신호는 CPU(10)로부터 인가되는 어드레스정보가 안정되면 True로 변환된다. 따라서 CPU(10)의 AD출력단을 통해 인가된 어드레스가 제2(b)도의 (b)와 같이 안정되며와신호가 True로 변화한다.

여기서 AD는 A0 혹은 A1로부터 AN(여기서 N은 CPU에 따라 다르나 대개 23이나 31이다)까지이나 어드레스발생회로(40)로 인가되는 정보는 CPU가 32비트라는 가정에 의하여 실질적으로 A2, A3정보가 인가된다. A2, A3에 대한및신호가 인가되기전까지 어드레스 발생회로(40)에서는 인식하지 못한다. 따라서 첫번째 어드레스정보를 래치하기까지 제2(b)도에서와 같은 D1의 지연시간을 갖는다. 이와같은 지연시간을 거쳐와신호가 인가되면 CPU(10)에서 인가된 A2, A3정보를 유지하면서 주메모리(15)로 A2, A3정보를 BA2, BA3전송로를 통해 그대로 출력한다. 주메모리(5)는포트를 통해 캐시메모리(20)를 인에이블시키고 A2, A3의 번지에 해당되는 정보를 인가한다. 그다음 주메모리(50)로부터 인출되는 정보의 워드수를 알려주는(TERMINATION 이하으로 약함) 정보를 제2(b)도의 (f)와 같이 캐시메모리(20) 및 어드레스발생회로(40)로 출력한다. 클럭신호가 라이징에지일때정보가 로우논리레벨이면 A2, A3번지에 1씩 더하고 증가된 번지를 Q2, Q3의 출력단을 통해 주메모리(50)를 출력한다. 주메모리(50)는 최초의 A2, A3번지가 인가되었을때와 같은 과정을 거쳐 해당프로그램을 출력한다. 어드레스발생회로(40)에서 4번째 워드카운팅이 들어가면신호는 하이논리로 변하고 4번째 워드가 독출되면 주메모리(50)는 캐시메모리 및 어드레스발생회로로 4워드가 모두 독출되었음을 알리기 위하여신호를 하이논리로 변화시킨다. 이와 동시에 CPU로부터 인가되는 AS정보로 하이논리상태로 변환되어 어드레스발생회로(40)는 어드레스 카운팅을 중지한다.

상술한 바와 같이 종래에는 첫번째 어드레스를 래치하기 위한 셋업시간이 캐시메모리(20) 및 CPU에서 발생되는와시호에 의하여 지연되어 시스템의 처리속도에 대한 효율을 저하시키는 문제점이 있고, 어드레스래치제어 및 어드레스 카운팅제어를 함께 처리하도록 이루어져 회로가 복잡해지는 문제점이 있었다.

따라서 본 발명의 목적은 주메모리에서 독출될 워드의 어드레스발생시 첫번째 어드레스를 래치하기 위한 셋업시간을 줄여 지연시간을 단축시킨 어드레스발생회로를 제공하는 것이다.

본 발명의 다른 목적은 주메모리에서 독출될 워드의 어드레스를 발생하기 위한 어드레스 업카운팅제어와 첫번째 어드레스에 대한 래치제어를 별도로 처리하여 제어회로를 간소화한 어드레스발생회로를 제공하는 것이다.

이와 같은 목적을 달성하기 위하여 본 발명은 시스템이 수행하고자 하는 프로그램에 대한 데이터를 저장하기 위한 주메모리와, 상기 주메모리에 저장된 상기 데이터중 일부를 독출하여 저장하기 위한 캐시메모리와, 마이크로프로세서와, 상기 마이크로프로세서로부터 인가되는 소정 비트의 어드레스값을 업카운팅하여 상기 주메모리로부터 상기 캐시메모리로 독출될 데이터의 어드레스신호를 발생하기 위한 어드레스발생회로를 포함한 정보처리시스템의 어드레스발생회로에 있어서 ; 상기 마이크로프로세서로부터 발생된 어드레스값이 안정되면 시스템클럭펄스에 동기되어 업카운팅하기 위한 카운터와 ; 상기 주메모리의 어드레스신호로 발생하기 위하여 상기 카운터의 출력값과 상기 소정 소정비트의 어드레스값을 가산하는 가산기를 포함함을 특징으로 한다.

이어서 첨부된 도면을 참조하여 본 발명에 대하여 상세히 기술하기로 한다.

제 3도는 제 1 도의 어드레스발생회로에 대한 본 발명의 일실시예인 회로도와 그 타이밍도이다.

제3(a)도에 있어서 ; 기준클럭발생기(30)의 반전클럭신호또는 주메모리(50)에서 출력되는(이 신호는 어드레스발생회로(40))에서 출력되는 번지에 따라 독출된 워드의 갯수를 체킹하는 제어신호이다.) 신호와 클럭입력단(CP)을 접속하고 CPU(10)의출력신호와 인버터(IN1)를 통해 리세트단자(R)를 접속하며 반전출력신호와 입력단(D)을 접속한 제 1 플립플롭(FF1)과, 기준클럭발생기(30)의 반전클럭신호또는 주메모리(50)에서 출력되는신호와 클럭입력단(CP)을 접속하고 CPU(10)의 AS출력신호에 인버터(IN1)를 통해 리세트단자(R)를 접속한 제 2 플립플롭(FF2)과, 제 2 플립플롭(FF2)의 비반전출력단(Q)에 일측입력단을 접속하고 출력단을 입력단(D)에 접속한 제 1 배타적 논리합게이트(X-OR1)로 구성된 카운터(41)와, CPU(10)의 AD출력단중 A2어드레스 출력단에 일측입력단을 접속하고 제 1 플립플롭(FF1)의 비반전출력단자(Q)와 다른 일측입력단을 접속하고 출력단을 주메모리(40) 및 제 1 배타적 논리합게이트(X-OR1)의 다른 일측입력단에 접속한 제 2 배타적 논리합게이트(X-OR2)와, 제 2 플립플롭(FF2)의 비반전출력단(Q)에 일측입력단을 접속하고 CPU(10)의 AD출력단중 A3어드레스출력단에 다른 일측입력단을 접속하고 출력단은 주메모리(50)에 접속한 제 3 배타적 논리합게이트(X-OR3)로 이루어진 가산기(42)로 구성된다.

제3(b)도에 있어서 (a)는 기준클럭발생기(30)에서 출력되는 클럭신호이고, (b)는 CPU(10)에서 출력되는 A2, A3어드레스의 발생상태이고, (c)는 CPU(10)에서 출력되는 어드레스 A2, A3의 안정상태체크신호에 대한 것이고, (d)는 캐시메모리(20)에서 어드레스발생회로(40)로 인가되는 캐시버스트요구신호이고, (e)는 주메모리(50)에서 캐시메모리(20) 및 어드레스발생회로(40)로 현재 주메모리(50)에서 리드된 워드의 갯수를 알려주기 위한신호이고, (f)는 카운터(41)의 출력상태이고, (g)는 가산기(42)의 출력상태이다.

제 3 도의 작동은 제 1 도의 설명에서와 같이 CPU에서 인출하고자 하는 프로그램의 어드레스가 캐시메모리(20)에 저장되어 있는 어드레스와 다를 경우 캐시메모리(20)에서 발생되는 버스트요구제어신호가 인가된다는 전제하에 이루어진다.

상술한 가정하에 제 3 도에 다음과 같이 작동된다.

우선 기준클럭발생기(30)와 CPU(10)의 AD출력단에서 특히 A2 및 A3의 어드레스가 제3(b)도의 (a)와 (b)와 같이 발생될때, CPU(10)에서 출력되는신호가 제3(b)도의 (c)와 같이 클럭신호가 로우인 구간에서 로우논리로 인가되면 제1 및 제 2 플립플롭(FF1, FF2)는포트가 디스에이블되면서 작동기 시작한다. 이때 제1 및 2플립플롭(FF1, FF2)의 비반전출력단(Q)에서 출력되는 신호가 00가 된다. 제1 및 2플립플롭(FF1, FF2)의 00출력은 제3(b)도의 (f)에서 볼수 있는 바와 같이포트가 인에이블된 상태에도 00상태를 출력하게 되므로, 가산기(42)내에 제2 및 3배타적논리합게이트(X-OR2, X-OR3)의 일측입력단으로 로우논리레벨의 제1 및 2플립플롭(FF1, FF2)의 출력신호가 인가된다. 따라서 각각 다른 일측입력단으로 인가되는 A2, A3어드레스상태가 그대로 주메모리(50)로 출력되게 된다. 즉 A2, A3의 출력시점은 전단의 카운터(41)의포트에 대해 디스에이블 제어와 관계없이 CPU(10)로부터 제3(b)도의 (b)와 같이 A2, A3의 어드레스가 발생된 후 시스템클럭신호의 폴링에지에서 주메모리(50)로 어드레스가 인가되므로 제3(b)도의 (g)와 같이 제 2 도에 비해 셋업에 의한 지연시간이 D2로 단출되게 된다. 이 단축정도의 예는 TTL의 경우 약 5ns정도가 된다.

최초어드레스지정에 의하여 주메모리(50)는 캐시메모리(20)와 어드레스발생회로(40)로신호를 로우논리상태로 인가한다. 이에 따라 캐시메모리(20)는신호가 로우논리상태인 기간동안 주메모리(50)로부터 독출된 정보를 저장하게 되고 어드레스발생회로(40)는 어드레스가 증가되도록 업카운팅한다. 업카운팅은 클럭신호의 폴링에지마다 이루어진다. 즉 S2클럭신호의 폴링에지때 제 1 플립플롭(FF1)은 현재 입력이 전 반전출력신호에 영향을 받고 그 입력신호가 그대로 비반전출력신호가 되므로 비반전출력단(Q)으로 출력되는 신호는 0이 된다. 이에 따라 제 2 배타적논리합게이트(X-OR2)는 인가되는 A2의 논리를 그대로 출력한다. 제 2 플립플롭(FF2)은 전 비반전출력신호(Q)와 제 2 배타적논리합게이트(X-OR2)의 출력에 의하여 캐리발생여부가 검출되고 검출된 결과가 현입력신호(D)에 영향을 미치고, 현 입력신호는 비반전출력단(Q)을 통해 출력하게 된다. 비반전출력단(Q)의 출력신호가 0이면 제 3 배타적논리합게이트(X-OR3)은 인가되는 A3의 논리를 그대로 출력시킨다. 한편 제 1 배타적논리합게이트(X-OR1)는 양 입력단으로 A2의 어드레스데이터와 제 2 플립플롭(FF2)의 전 비반전출력(Q)인 0가 인가되면 A2어드레스데이터에 다른 출력신호가 인가된다. 따라서 제 2 플립플롭(FF2)는 제 2 배타적논리곱게이트(X-OR2)의 영향을 받으므로 제 2 배타적논리곱게이트(X-OR2)의 출력이 하이논리이면 제3배타적논리곱게이트(X-OR3)의 출력에 캐리를 더해 준다.

다시 말해서 제 1 플립플롭(FF1)은 클럭신호와신호에 동기되어 전 반전출력신호에 따라 현재 출력이 결정되므로 0과 1상태를 반복적으로 출력되게 된다. 논리상태의 변화는 상술한 바와 같이 클럭신호의 폴링에지때 이루어진다. 제 2 배타적논리합게이트(X-OR2)는 제 1 플립플롭(FF1)의 출력이 0일때는 CPU(10)의 A2어드레스출력단에서 출력단에서 출력되는 상태를 그대로 주메모리(50)로 인가하고 1일때는 반전시켜 출력한다. 제 2 플립플롭(FF2)는 제 1 플립플롭(FF1)과 같이 클럭신호와신호에 동기되어 전 비반전출력과 제 2 배타적논리합게이트(X-OR2)를 배타적논리합시킨 것에 의하여 현재 출력이 결정되므로 전 비반전출력이 0일때는 제 2 배타적 논리곱게이트(X-OR2)의 출력신호의 논리를 출력하고 반면에 전 비반전출력이 1일때는 제 2 배타적논리합게이트(X-OR2)의 출력신호의 논리를 반전한 신호를 출력한다. 제 3 배타적논리합게이트(X-OR3)는 제 2 배타적논리합게이트(X-OR2)와 같이 제 2 프립플롭(FF2)에서 출력되는 신호가 0일때는 CPU(10)의 A3어드레스출력신호의 상태를 그대로 주메모리(50)로 인가하고 1일때에는 반전시켜 출력한다. 여기서 제 1 플립플롭(FF1)과 제 2 플립플롭(FF2)은 D형 플립플롭이므로 입력단(D)에 인가된 신호의 논리를 비반전출력단(Q)을 통해 그대로 출력한다.

상술한 바와 같이 본 발명은 CPU에서 발생되는 소정비트의 어드레스를 업카운터의 인에이블동작에 관계없이 발생시킴과 동시에 클럭신호(CLK)의 첫번째 폴링에지에서 주메모리로 인가함으로써 주메모리에서 독출될 어드레스를 지정하기 위한 초기셋업에 의한 지연시간을 단축시켜 시스템의 처리속도를 향상시키는 이점이 있고 특히 CPU의 처리속도가 높은 시스템에서 더 효과적인 이점이 있다. 또한 CPU에서 발생되는 어드레스의 래치 및 가산회로와 가산을 위한 업카운팅값 발생회로를 별도 구비함으로써 회로를 간소화한 이점이 있다.

Claims (7)

1. 시스템이 수행하고자 하는 프로그램에 대한 데이터를 저장하기 위한 주메모리(50)와, 상기 주메모리(50)에 저장된 상기 데이터중 일부를 독출하여 저장하기 위한 캐시메모리(20)와, 마이크로프로세서(10)와, 상기 마이크로프로세서(10)로부터 인가되는 소정비트의 어드레스값을 업카운팅하여 상기 주메모리(50)로부터 상기 캐시메모리(50)로 독출될 데이터의 어드레스신호를 발생하기 위한 어드레스발생회로(40)를 포함한 정보처리시스템의 어드레스발생회로에 있어서 ; 상기 마이크로프로세서(10)로부터 발생된 어드레스값이 안정되면 시스템클럭펄스에 동기되어 업카운팅하기 위한 카운터(41)와 ; 상기 주메모리(50)의 어드레스신호로 발생하기 위하여 상기 카운터(41)의 출력값과 상기 소정비트의 어드레스값을 가산하는 가산기(42)를 포함함을 특징으로 하는 어드레스발생회로.
2. 제 1 항에 있어서, 상기 가산기(42)는 상기 마이크로프로세서(10)에서 상기 소정비트의 어드레스값이 인가된 후 상기 주메모리(50)로 발생하는 최초어드레스신호는 상기 카운터의 업카운팅이 이루어지기 전에 출력됨을 특징으로 하는 어드레스발생회로.
3. 제 2 항에 있어서, 상기 가산기(42)는 상기 마이크로프로세서(10)로부터 인가되는 어드레스의 1비트당 1게이트가 대응되도록 적어도 1개이상의 게이트를 구비함을 특징으로 하는 어드레스발생회로.
4. 제 3 항에 있어서, 상기 게이트는 배타적 논리합게이트로 이루어진 것을 특징으로 하는 어드레스발생회로.
5. 제 3 항에 있어서, 상기 카우터(41)는 시스템클럭펄스와 어드레스정보의 안정상태를 알리는 제어신호에 의하여 동기되고 출력신호가 입력신호에 영향을 미치는 적어도 1개 이상의 논리회로와, 상기 가산기(42)에서 출력되는 최하위비트와 상기 논리회로중 상기 최하위비트보다 1비트위의 비트이 번지결정에 영향을 미치는 논리회로의 출력신호에 의하여 캐리발생을 검출하는 게이트로 이루어짐을 특징으로 하는 어드레스발생회로.
6. 제 5 항에 있어서, 상기 카운터(41)의 업카운팅기간은 상기 캐시메모리(20)에 저장될 워드수에 의하여 결정됨을 특징으로 하는 어드레스발생회로.
7. 제 5 항에 있어서, 상기 논리회로는 D형 플립플롭으로 이루어짐을 특징으로 하는 어드레스발생회로.