JPS6217876Y2 - - Google Patents

Description

【考案の詳細な説明】 （関連出願） 本願は、本考案の譲受人に譲渡された同期日出
願の米国特許第4151598号（日本特許第1263901
号）「メモリー・コントローラ用優先順位指定装
置」に関連するものである。

Ａ 考案の属する技術分野 本考案はデータ処理装置において使用されるメ
モリー・システムに関し、特に所定の受取り側装
置が情報を受取ることが可能になる迄要求側装置
によつて生成された指令、命令又はデータを受入
れて記憶するメモリー・コントローラスタツク装
置に関する。

Ｂ 従来技術の説明 最近のデータ処理システムはデータの操作、記
憶および通信の諸機能を実施するため種々のサブ
システムを内蔵している。このようなシステム
は、例えば、中央プロセサ、メモリー、複数個の
入出力（Ｉ／Ｏ）装置、および制御装置を含む。
このようなデータ処理システムは構成において非
常に相異し、即ち特定の設計基準に従つて種々の
機能性が異なるサブシステムに配置される。同様
に、種々のサブシステム間の通信に必要とされる
インターフエース回路はその機能性および作用の
両方において異なる。

典型的には、中央プロセサはプログラムと呼ば
れる一連の復号可能な命令に従つてデータを操作
する。これ等のプログラム命令はプロセサによつ
て順次検索され、操作されるべきデータと一緒に
記憶装置に記憶される。

このような記憶装置にはいくつかの公知のタイ
プがあるが、主記憶装置として最も一般的に使用
されているのは別個にアドレス指定可能な記憶場
所を有するランダム・アクセス装置であつて、前
記記憶場所の各々は、データおよび（又は）指令
からなり、種々の操作において使用できる特定の
フイールドを含むワードに対する記憶を提供す
る。一般に、プロセサがデータ又は命令を必要と
する時、記憶サイクルを生成してあるアドレスに
記憶されたデータ又はワードを検索するためのメ
モリーにこのアドレスを与える。

プログラムを構成する一連の命令は通常各操作
の始めにメモリーにロードされてメモリーの１ブ
ロツクを占有し、このブロツクはプログラムが完
了する迄通常外乱即ち変更を受けてはならない。
記憶された命令に従つてプロセサにより操作され
るべきデータはメモリーの他の部位に記憶され、
プログラム命令に従つて検索されて置換される。

外部とデータ処理システム間の通信は通常磁気
テープ・ハンドラ、紙テープ読取装置、パンチ・
カード読取装置、および遠隔端末装置等の装置を
含む複数個のＩ／Ｏ装置の使用によつて行われ
る。Ｉ／Ｏ装置間の情報の転送を制御するため、
種々のＩ／Ｏ装置をプロセサに結合する入出力制
御装置が設けられる。この入出力制御装置（コン
トローラ）は種々のＩ／Ｏ装置に関して出入りす
る情報の流れを調整し、１個以上のＩ／Ｏ装置が
システムの他の部分と通信しようとする時優先順
位を与える。このＩ／Ｏ装置は通常電気機械的な
性格を有するためにデータ処理システムの他の部
分よりも遥かに遅い動作速度を特徴とするので、
入出力コントローラは処理システムの他の部分が
その通常速度で作用を進行し得るように緩衝作用
を提供する。多くの用途において、１個以上のプ
ロセサおよび１個以上のメモリーを使用すること
が有利である。同様に、このようなシステムは通
常多数のＩ／Ｏ装置を必要とし、従つて多くの入
出力コントローラを必要とする。

プロセサ、記憶装置およびＩ／Ｏコントローラ
間の通信を調整するためメモリー・コントローラ
が設けられている。この装置は、メモリーへのア
クセス要求と共に他のサブシステムに対する特定
の通信要求を受取る。メモリー・コントローラ
は、操作の実行および情報の転送を調整し、又メ
モリーに対するアクセス要求が１個以上のサブシ
ステムにより生成される時優先順位を指定する手
段も提供する。

典型的なデータ処理システムでは１個のメモリ
ー・コントローラを含むが、多重コンピユータ構
成ではいくつかのメモリー・コントローラを使用
する。

１個以上のメモリー・コントローラが用いられ
る環境においては、各メモリー・コントローラは
相互に独立し、同時に作用してメモリー・システ
ムのアクセスにおける並列性を提供する。各メモ
リー・コントローラはプロセサおよび入出力コン
トローラからの要求を一時的に記憶し、ある優先
方式に従つてこれ等のサブシステムのサービスを
行うのが通常である。種々の通信装置およびメモ
リーコントローラ間のデータ転送はワード形態、
例えば40ビツトのものである。メモリー・コント
ローラを用いる典型的なデータ処理システムにつ
いては、米国特許第3413613号「再構成可能なデ
ータ処理システム」において記載されている。

メモリー・コントローラに対して転送される命
令および（又は）指令および（又は）データは、
該当する宛先装置がその情報を処理するため使用
可能となる迄複数個のレジスタからなるスタツク
に受入れられて一時的に記憶される。一たんスタ
ツクされると、命令又は指令は一般に先入れ先出
し方式に従つて宛先装置に対して転送される。書
込みカウンタは、スタツクのどのレジスタが入力
情報を受取るかを決定し、読出しカウンタは次に
その内容がその宛先装置に対し送られるべきレジ
スタを選択する。スタツクにおける指令の存在
は、通常書込みカウンタの内容を読出しカウンタ
の内容と比較することにより検出される。もしこ
れ等の内容が等しくなければ、このことはスタツ
クが送られるべき情報を含むことを表示する。要
求がメモリー・コントローラによつて受取られる
時書込みカウンタが前進させられ、情報がスタツ
クから宛先装置へ送られる時読出しカウンタが前
進させられる。もしスタツクから読出されるべき
次の指令に対応する宛先装置が使用中であれば、
スタツクのそれより下位の位置を占める他の指令
はたとえそれらの対応する宛先装置が空いていて
も転送されることはできない。従つて、ある使用
中の宛先装置が自由な状態の装置を宛先とする指
令を実際上ブロツクすることがある。これは明ら
かに非能率的であり速度が最も重要な技術におい
て不当な遅延をもたらすことになる。

更に、スタツクは有限の長さを有するため、書
込みカウンタがスタツクにおける全ての使用可能
な記憶場所を充当し尽して自ら循環することにな
り、このためスタツクの記憶場所の内容がその宛
先装置に転送される前に新らしい情報を前記記憶
場所に書込むことになる危険がある。もしこのオ
ーバーフローが生じると、問題のレジスタ（単数
又は複数）の内容は消失してシステムの誤りを生
じることになる。前述の方法を用いて、各宛先装
置にまだ転送されていない情報でスタツクが充填
状態になる時を確定することは困難である。更
に、この構成は順次的に作用するため、スタツク
の実際の使用頻度の決定即ちスループツトの表示
が難かしい。

Ｃ 考案の目的 本考案の目的は、オーバーフローによる誤りが
実質的に克服されるメモリー・コントローラ用ス
タツク装置の提供にある。

本考案の別の目的は、本考案のスタツク装置で
スタツクのスループツトの容易な決定を可能にす
ることにある。

Ｄ 考案の要約 本考案の広義の特質によれば、順序付けされ、
その順番に識別用のレベル番号を付された多数の
レジスタから成る多重レベル記憶スタツクにおけ
る未占有の最も低い、即ちレベル番号の最も小さ
い記憶レベルを決定するための検出装置と、入力
データを前記の最も低い未占有の記憶レベル（以
下単にレベルと略称する）にロードするため前記
の検出装置およびスタツクに結合された使用可能
化装置とを含む、多重レベル記憶スタツク内の前
記記憶レベルに入力データを記憶する装置が提供
される。

本考案の前述および他の目的については、添付
図面に関する以下の詳細な記述から更に明らかに
なるであろう。

Ｅ 実施例の説明 第１図は単一のメモリー・コントローラ構成の
データ処理システムのブロツク図である。このデ
ータ処理システムは、データ・プロセサ２と、記
憶装置４，６と、入出力コントローラ１０と、複
数個のＩ／Ｏ装置１２，１４，１６を内蔵する。
プロセサとＩ／Ｏコントローラとメモリーは、記
憶装置４と６に対するアクセスを制御し更にプロ
セサ２および（又は）Ｉ／Ｏコントローラ１０の
間の通信制御を行うメモリー・コントローラ８に
よつて相互に接続されている。前述の如く、メモ
リー・コントローラ８は、システム間の通信の監
視と共にそれ自体のある機能を実施するためのデ
ータ処理調整装置として作用する。スタツク装置
は、前記記憶装置４と６のいずれか一方又は両方
が使用不可能である該記憶装置を宛先とする指
令、命令およびデータの情報を受入れて一時的に
記憶するためメモリー・コントローラ８に設けら
れている。

第２図は、本考案によるスタツク装置の機能的
ブロツク図である。第２図によれば、４レベルの
スタツク４２が示される。この点につき留意すべ
きことは、スタツク４２はどんな長さでもよく、
４つのレベルを用いるのは単に例示のためである
ことである。スタツク４２は、簡便のためレベル
０に対する入力のみ示されるが実際にはスタツク
の各レベル毎に与えられる指令アドレスおよびデ
ータを受取る。該当する受取り側装置が使用可能
になると直ちに、スタツクの対応するレベルの内
容が転送され、同時に複数の受取り側装置が使用
可能になつた場合は本願と同月日に出願された係
属中の米国特許第4151598号（日本特許第1263901
号）「メモリー・コントローラ用優先順位指定装
置」の主題である優先順位方式に従つて時間的に
より長くスタツク内にあつたものから順に受取り
装置に対して転送されるが、スタツクからの内容
の取り出しは本考案の主題ではないのでこれ以上
説明しない。

スタツクの各レベルはこれと関連する使用中フ
リツプフロツプを夫々有する。第２図において
は、これ等はフリツプフロツプ２０，２２，２
４，２６として示されている。スタツク内の１つ
のレベルに指令、アドレスおよび（又は）データ
が記憶される時、その関連するレベル使用中フリ
ツプフロツプがセツトされる。受取り側の装置に
よつてスタツクの対応するレベルからデータが読
出される時、対応するレベル使用中フリツプフロ
ツプをリセツトする信号が受取り側装置により生
成される。レベル使用中フリツプフロツプ２０，
２２，２４，２６の出力はレベル使用中復号装置
２８の入力側に与えられ、この復号装置は内蔵さ
れたロジツクにより占有されていないスタツクの
最も低い（即ち最もレベル番号の小さい）レベル
を決定する。もし全てのレベルが占有されている
と、即ち全てのレベル使用中フリツプフロツプが
セツトされていると、レベル使用中復号装置（デ
コーダ）２８はスタツク使用中信号を生成して、
これを要求側装置に転送し、その要求がこの時処
理され得ない即ち受け入れられないことを要求装
置側に通知する。

レベル使用中デコーダ２８の出力は２つの方法
で使用される。第１に、この出力はマルチプレク
サ１８の入力側に帰還される。要求側装置から受
取つた要求も同様にマルチプレクサ１８に与えら
れ、このマルチプレクサは適当する回線に出力を
生じてスタツクにおける最も低い未占有のレベル
のレベル使用中フリツプフロツプをセツトする。
第２に、レベル使用中デコーダ２８の出力はスタ
ツク・アドレス・ゼネレータ３２に与えられる。
アドレス・ゼネレータ３２は使用可能信号を生成
し、この信号は要求信号と合成されてスタツクの
最も低い未占有レベルに対する指令、アドレスお
よび（又は）データのエントリを可能にする。こ
れはAND装置３４，３６，３８，４０を介して
行われる。

前述のように、スタツクのオーバーフロー状態
が生じる時、それがスタツクにより高位の追加の
レベルを付加すべきほどに頻繁であるか、あるい
は逆に使用頻度が低くてスタツク中の現用の高位
のレベルが削除されるべきかを決定するためにス
タツクの使用頻度の表示を得ることが望ましい。
これは、レベル使用中フリツプフロツプの出力を
第２図にスループツト・インジケータ３０として
示された論理装置に結合することによつて行うこ
とができる。この装置は、占有されたスタツクに
おける最も高いレルを表示する論理装置である。
スループツト・インジケータ３０は、スタツクに
レベルの加除する本考案の一部を構成するもので
はないスタツク・レベル制御装置に接続される信
号を生成する。

次に第３図においては本考案によるスタツク装
置の詳細な論理図が示されている。第２図におけ
るのと同様、スタツクは単に説明の便のため４つ
のレベルに限定されている。スタツク４２のレベ
ル０，１，２，３はそれぞれAND装置６６，６
８，７０，７２の出力によつて使用可能となる。
再び、第２図に示したのと同様、指令および（又
は）データは最初のレベルのみに与えられるよう
に示される。しかし、指令およびアドレスのデー
タは同様にスタツクにおける各レベルにも与えら
れることを理解すべきである。

各スタツク・レベルと関連しているのはレベル
使用中フリツプフロツプである。フリツプフロツ
プ４４がセツトされる時、レベル「０」が占有さ
れたことを表示する。フリツプフロツプ４６，４
８，５０はそれぞれレベル１，２，３に関して同
様な機能を行う。

AND論理装置５２，５４，５６，５８はスタ
ツクにおける占有されていない最も低いレベルを
識別するよう作用する。例えば、AND装置５２
はその入力の一方に対しフリツプフロツプ４４の
Ｑ出力を又他方に対してフリツプフロツプ４６の
出力を与えられる。従つて、AND装置５２の
出力はレベル「０」が占有されレベル「１」が占
有されない場合にのみハイとなる。同様に、
AND、ゲート５４は、レベル「０」と「１」が
占有されレベル「２」が占有されない場合に出力
f2を生じるようにレベル使用中フリツプフロツプ
の出力側に結合されている。AND装置５６の出
力（f3）はスタツクの最後のレベルを除く全レベ
ルが占有されていることを表示する。これ等関数
（f1，f2，f3）はそれぞれAND装置７６，７８，
８０の入力側に帰還され結合される。アクセス要
求はAND装置７４，７６，７８，８０の第２の
入力側に結合される。このように、要求が受取ら
れて、どれがスタツクにおける最も低い未占有の
レベルであるかが決定されると、適当なレベル使
用中フリツプフロツプがセツトされる。例えば、
もしレベル「１」がスタツクにおいて最も低い未
占有レベルであれば、f1がハイとなつてAND装
置７６をして要求をフリツプフロツプ４６のセツ
ト入力に送らせる。もしレベル「２」が最も低い
未占有レベルであれば、f2はAND装置７８をし
て要求をレベル使用中フリツプフロツプ４８のセ
ツト入力に送らせる。同様に、もしレベル「３」
が最も低い末占有レベルであれば、f3は要求信号
をフリツプフロツプ５０のセツト入力にゲートさ
せる。

AND論理装置７４は、第１の入力を要求信号
に接続され、又第２の入力をスタツクの第１のレ
ベルと関連するレベル使用中フリツプフロツプで
あるフリツプフロツプ４４の出力に接続され
る。従つて、もしフリツプフロツプ４４がセツト
されずスタツクにおけるレベル「０」が占有され
ていないことを表示するならば、要求信号は
ANDゲート７４をゲートされてフリツプフロツ
プ４４をセツトする。

AND論理装置５８は入力をレベル使用中フリ
ツプフロツプ４４，４６，４８，５０の各々のＱ
出力に結合されている。従つて、AND装置５８
は、レベル使用中フリツプフロツプの全てがセツ
トされる時、即ちスタツクの全てのレベルが占有
される場合にのみ出力を生成する。この出力は要
求側装置に転送されてその要求が処理できないこ
とを通知する。これによつてオーバーフロー誤り
が防止される。

適当なレベル使用中フリツプフロツプのセツテ
イングと同時に、指令、アドレスおよび（又は）
データはそのセツトされたレベル使用中フリツプ
フロツプに対応する、スタツクの最も低い未占有
のレベルに受入れられて記憶される。これは下記
の如くに行われる。

AND装置６０はその入力側にAND装置５２と
５６の出力即ちf1とf3を結合される。

AND装置６２はその入力側にAND装置５４と
５６の出力即ちf2とf3を結合される。このよう
に、AND装置６０と６２により生成された出力
の４通りの可能な組合せ（00，01，10，11）は、
２ビツト・デコーダであるアドレス・ゼネレータ
６４において復号される。スタツクのレベル
「０」に対応するアドレスが復号された時、使用
可能信号は回線８８上をAND装置６６に伝送さ
れ、このAND装置は指令、アドレスおよび（又
は）データをレベル「０」にクロツクするためそ
の第２の入力側に与えられる実際の要求信号を可
能化する。同様に、レベル１，２，３と対応する
アドレスはそれぞれ回線８６，８４，８２上でア
ドレス・レジスタ６４により使用可能信号が生成
される結果生ずる。スタツクのあるレベルにおけ
る情報がその適当する宛先装置に送られた時リセ
ツト信号が宛先装置によつて生成されて回線９１
を介して対応するレベル使用中フリツプフロツプ
に与えられてこれをリセツトする。図示の如く唯
１つの回線であるけれども、各々が他に影響を及
ぼすことなくリセツトできるように各宛先装置が
各レベルの使用中フリツプフロツプに対して個別
にアクセスを行うことが明らかであろう。

AND装置５２，５４，５６，５８の出力を監
視することによつて、追加のレベルがスタツクに
付加されるべきかあるいは現行レベルを削除すべ
きかを決定するためのスタツクの使用頻度即ちス
ループツトの表示が得られる。更に、もしスタツ
クの内１つのレベルが故障している場合、このレ
ベルをバイパスすることは比較的簡単な事柄であ
ることは判るであろう。これは、関連するレベル
の使用中フリツプフロツプをセツト状態に強制す
るだけで行うことができる。

本考案については特に望ましい実施態様に関し
て説示したが、本考案の主旨および範囲から逸脱
することなしに形態および詳細における変更が可
能であることは理解されよう。

【図面の簡単な説明】

第１図は従来技術によるメモリー・コントロー
ラを用いるデータ処理システムのブロツク図、第
２図は本考案によるメモリー・コントローラのス
タツク装置のブロツク図、および第３図は本考案
によるメモリー・コントローラ用のスタツク装置
の更に詳細な論理図である。 ２……データ・プロセス、４，６……記憶装
置、８……メモリー・コントローラ、１０……
Ｉ／Ｏコントローラ、１２，１４，１６……Ｉ／
Ｏ装置、１８……マルチブレクサ、２０，２２，
２４，２６……フリツプフロツプ、２８……レベ
ル使用中デコダ、３０……スループツト・インジ
ケータ、３２……スタツク・アドレス・ゼネレー
タ、３４，３６，３８，４０，５２，５４，５
６，５８，６０，６２，６６，６８，７０，７
２，７４，７６，７８，８０……AND装置、４
２……スタツク、４４，４６，４８，５０……フ
リツプフロツプ、６４……アドレス・ゼネレー
タ、８２，８４，８６，８８，９１……回線。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) メモリー・コントローラが少くとも１個の記
   憶装置と少くとも１個の要求側装置との間の情
   報の転送を調整し、前記要求側装置が情報の供
   給と同時に前記記憶装置への情報の転送の要求
   をするタイプのデータ処理システムにおいて、 前記の少くとも１個の記憶装置が使用不可能
   である時、前記情報を一時的に記憶するための
   スタツク装置であつて、 個々の前記要求に夫々関連する情報を夫々記
   憶することが可能な複数個の別個の記憶レベル
   と、 前記各記憶レベルと関連しており、該記憶レ
   ベルが占有されている時それを表示する表示装
   置と、 前記表示装置の状態に応答して前記情報を最
   も低い未占有の記憶レベルにロードするための
   装置とから成るスタツク装置。 (2) 前記ロードするための装置が、 最も低い未占有の記憶レベルを決定するため
   前記表示装置に結合された復号装置と、 最も低い未占有の記憶レベルと対応するアド
   レスを生成するため前記復号装置に結合された
   生成装置と、 前記情報を最も低い未占有の記憶レベルにロ
   ードするため前記生成装置に結合された使用可
   能化装置と、 前記の最も低い未占有の記憶レベルと関連す
   る前記表示装置を変更してその占有状態を反映
   させるため前記復号装置に結合された装置とか
   ら成ることを特徴とする実用新案登録請求の範
   囲第１項記載のスタツク装置。 (3) 前記表示装置が、情報がその関連する記憶レ
   ベルにロードされる時セツトされ、又その関連
   する記憶レベルにおける情報が前記の少くとも
   １個の記憶装置に送られる時リセツトされる前
   記記憶レベルの各々と関連する記憶レベル使用
   中フリツプフロツプから成ることを特徴とする
   実用新案登録請求の範囲第２項記載のスタツク
   装置。 (4) 前記復号装置が前記記憶レベル使用中フリツ
   プフロツプの出力側に結合された入力を有する
   論理装置を有し、該論理装置は最も低い未占有
   の記憶レベルを表示する第１の出力を生成し、
   前記記憶レベルの総てが占有されている時第２
   の出力を生成することを特徴とする実用新案登
   録請求の範囲第３項記載のスタツク装置。 (5) 前記スタツクが第１と第２と第３と第４の記
   憶レベルからなり、前記表示装置が第１と第２
   と第３と第４の記憶レベル使用中フリツプフロ
   ツプからなり、前記論理装置が、 前記第２の記憶レベルが最も低い未占有の記
   憶レベルであることを表示する第１の装置と、 前記第３の記憶レベルが最も低い未占有の記
   憶レベルであることを表示する第２の装置と、 前記第４の記憶レベルが最も低い未占有の記
   憶レベルであることを表示する第３の装置と、 前記第１と第２と第３と第４の記憶レベルが
   占有されていることを表示する第４の装置を有
   することを特徴とする実用新案登録請求の範囲
   第４項記載のスタツク装置。 (6) 前記第１、第２、第３、および第４の装置が
   AND装置であることを特徴とする実用新案登
   録請求の範囲第５項記載のスタツク装置。 (7) 前記の変更装置が適当な記憶レベル使用中フ
   リツプフロツプをセツトするため前記第１出力
   に応答する論理装置を有することを特徴とする
   実用新案登録請求の範囲第４項記載のスタツク
   装置。