JPS6148745B2 - - Google Patents

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【発明の詳細な説明】 （関連出願） 1977年11月22日出願の米国特許出願第853944号
「プログラム可能な先読み機能を有するデータ処
理システム」。発明者：Ｊ・Ｅ・ウイルハイト
（Wilhite）、Ｗ・Ａ・シエリー（Shelly）、Ｃ・
Ｐ・ライアン（Ryan）。

本発明は、データ処理装置により使用されるカ
ツシエ・メモリーに関し、特にカツシエ・メモリ
ーと主記憶装置間のバツフア段に関する。

従来技術においては、データ処理装置における
性能の向上をもたらすためにカツシエ・メモリー
装置を使用することは公知である。データ処理装
置の性能は、少くともその一部はシステムの主記
憶装置からデータを得るために必要とされる時間
により決定される。主記憶装置からデータを検索
するために必要とされる時間は、現在最も早い速
度を提供する技術によりこれ等回路を構成するこ
とにより最少限度に抑えることができる。今日の
データ処理システムの増大する記憶要求量の故
に、この部分的な解決策は受け入れられないほど
に高価なものになる。更に、中央処理装置と主記
憶装置間の物理的距離による遅れも受入れ難いも
のである。

前述およびその他の考察の結果、中央処理装置
と関連するカツシエ・メモリー装置が、中央処理
装置に所要のデータ利用性を与えるための満足す
べき妥協をもたらすことが判つた。カツシエ・メ
モリー装置は、中央処理装置に対して便利に配置
される比較的中程度の大きさの高速メモリーであ
る。カツシエ・メモリーの内容は、中央処理装置
が即時の要求を有する可能性が高い場合に選択さ
れる。データ処理システムのアルゴリズムが主記
憶装置からカツシエ・メモリー装置に対して中央
処理装置によつて要求されるデータを転送する程
度に応じて、中央処理装置により実際に要求され
る前に、データ処理システムによるデータの操作
を効率的に行うことができる。

しかし、主記憶装置からカツシエ・メモリーに
対するデータの転送は複雑なものになり得る。今
日のデータ処理システムにおいては、システム・
インターフエース装置とも呼ばれるインターフエ
ース装置を主記憶装置と中央処理装置間に挿入す
ることができる。このシステム・インターフエー
ス装置は、作用的には、主記憶装置（いくつかの
独立の装置からなる）と、中央処理装置と、デー
タ処理装置に対してデータを入れたりあるいはこ
れからデータを取り出したりする際に使用され得
る周辺装置間のデータの交換を制御する複雑な電
子的スイツチである。従つて、主記憶装置とカツ
シエ・メモリー間のデータ転送を処理するのに必
要なシステム・インターフエース装置における回
路は、少くとも一時的に使用不能となり得る。同
様に、中央処理装置がカツシエ・メモリー装置に
おいて活動を開始することもあり得、この状態は
同様にカツシエ・メモリーのデータ転送動作への
参加を一時的に不可能にすることになる。

データ処理システムにおける２つの装置又は資
源がデータ転送の如きデータ処理動作に対して独
立的に使用できなくなる場合には、従来技術にお
いては、所要の装置のその時点の活動に割込む
か、あるいは予め定められた優先順位に従つて２
つの装置の将来の活動を禁止して、これによりデ
ータ転送の実施のためのデータ処理システムの資
源又は装置を自由な状態にする回路を設けること
が公知である。このタイプの資源の予約は、他の
タイプの操作を犠性においてあるデータ操作の実
行を遅れさせることによりデータ処理システムの
全効率に衝撃を与える可能性がある。

従来技術においては、データ転送の部分的な実
施、中間的な場所におけるデータの記憶、次いで
ある期間の後即ちシステムの資源が使用可能にな
る時実行の完了を許容する回路を設けることも又
公知である。従つて、主記憶装置とカツシエ・メ
モリー装置間のバツフア作用が達成でき、２つの
装置が略々独立的な方法で作用することが可能と
なつた。このタイプのデータ操作の実行は、完了
の後は、データ転送の完了に必要な各資源の利用
度により、一連のデータ転送の継続に先立つて、
後続のデータ転送が再び制限されると云う短所を
有する。

従つて、本発明の目的は、データ処理システム
の主記憶装置と中央処理装置間に改善されたデー
タ転送を提供することにある。

本発明の別の目的は、データ処理システムにお
ける主記憶装置とカツシエ・メモリー装置間に改
善されたデータ転送を提供することにある。

本発明の更に別の目的は、主記憶装置とカツシ
エ・メモリー装置間の情報の転送を制御するカツ
シエ・メモリー装置と関連するバツフア段の提供
にある。

本発明の更に特定の目的は、カツシエ・メモリ
ーとシステム・インターフエース装置間にバツフ
ア段を提供することにある。

本発明の更に別の目的は、システム・インター
フエース装置と中央処理装置間のデータ転送動作
の順次の実行を可能にするカツシエ・メモリーと
関連するバツフア段の提供にある。

本発明の更に別の目的は、カツシエ・メモリー
装置と関連する活動とシステム・インターフエー
ス装置と関連する活動の実行が記憶された命令に
対して独立的に完了されることを許容しながら、
バツフア段に記憶されたデータ転送命令の順次の
実行を許容するカツシエ・メモリー装置と関連す
るバツフア段の提供にある。

前述およびその他の目的は、本発明によれば、
読出しおよび書込みデータ転送指令および関連す
るデータを記憶するための一連の記憶レジスタ
と、、システム・インターフエース装置を含む記
憶命令の一部の順次の実行を行う装置と、カツシ
エ・メモリー装置を含む記憶された命令の一部の
順次実行を行う装置と、記憶された命令の完了を
信号する装置とを含むカツシエ・メモリー指令バ
ツフアによつて達成される。

システム・インターフエース装置を含む記憶命
令の部分と、カツシエ・メモリーを含む命令の部
分の独立的な実行は、重複状態の命令実行を許容
する。更に、完全な命令がカツシエ・メモリー指
令バツフアにより受取られる逐次の順位で実行さ
れる。

本発明の前記および他の特徴については以下の
記述を添付図面に関して読めば理解されよう。

第１図において、カツシエ・メモリー装置を使
用するデータ処理システムの全構成が示される。
中央処理装置５０は、カツシエ・メモリー装置１
００とシステム・インターフエース装置６０に結
合される。システム・インターフエース装置はメ
モリー装置７０に結合される。中央処理装置５０
と、メモリー装置７０と、システム・インターフ
エース装置６０は、全てが適当に結合され信号操
作の正確な実行のため制御される複数個の個々の
装置からなる。

次に第２図において、24のデータの２進ビツト
からなり、データ処理システムにより使用される
データ・アドレスの様式を示す。最初15の最上位
ビツトはデータのページ・アドレスを識別する。
データの各ページ・アドレスは、512データ・ワ
ードからなる。本実施例においては各ワードは40
の２進データ・ビツトからなるが、このビツト数
は設計上の選択事項である。各データ・ページの
残る11の２進ビツトにより識別される512のデー
タ・ワードの内、データの次の７つの２進ビツト
の各グループはカツシユ・メモリーにおけるメモ
リーの記憶セルのグループの記憶場所と関連さ
れ、カツシエ・メモリーにおける記憶場所アドレ
スである。即ち、カツシエ・メモリーには128の
記憶場所があり、各記憶場所は第２の最上位のビ
ツトのアセンブルにおける２進ビツトの組合せで
識別される。本実施例においてはアドレス様式の
４つの最下位のビツト・アセンブルは、カツシ
エ・メモリー装置におけるワード・アドレスの識
別には使用されない。カツシエ・メモリー装置と
メモリー装置間の有効なデータの交換のため、各
データ転送操作により４つのデータ・ワードのブ
ロツクが転送される。データ転送がブロツク毎に
生じるため、主記憶装置に転送された情報の識別
毎に最下位ビツトを使用する必要はない。ブロツ
クからなる４ワードは、正規のデータ転送時に
は、常にいかなる場合でも存在する。第２図の事
例においては、このアドレス様式はビツト位置零
から始まる。しかし、これは設計上の選択の問題
であつて他のアドレス様式も使用できる。同様
に、このアドレス様式は、これが比較的大きな
（即ち、24以上の）グループの２進データ・ビツ
トである時、パリテイ又は状況表示の如き別の情
報を含むことができる。

次の第３図において、データ処理システムのカ
ツシエ・メモリー装置の主要な構成要素のブロツ
ク図が示される。カツシエ・メモリー装置におけ
るデータ信号は、カツシエ・メモリーの記憶装置
１０１に記憶される。このメモリーは、データ信
号がアドレス・メモリー・セルに読込まれる即ち
記憶され、又アドレス指定されたメモリー・セル
から抽出することもできるランダム・アクセス・
メモリーからなつている。カツシエ・メモリー記
憶装置１０１の構成は、128の記憶場所
LOCATION ０乃至LOCATION 127が存在する
如きものである。各々の記憶場所については、
BLOCK ０乃至BLOCK ３と表示されるメモリ
ーセルの４つのグループのブロツクがある。４ブ
ロツクの各々は、WORD ０乃至WORD ３と表
示される４つのメモリー・ワードを含むことがで
きる。メモリー記憶装置１０１における選択され
た記憶場所の選択されたブロツクからの４つのデ
ータ・ワードは、命令バツフア回路３００に対し
与えられ、又以後の転送のためデータ処理装置に
与えることができる。データ信号は、カツシエ・
メモリー制御回路２００の制御下にあるデータ・
レジスタ１４０により記憶装置１０１に入れられ
る。カツシエ・メモリー制御回路２００も又アド
レス・レジスタ１３０を制御する。アドレス・レ
ジスタ１３０は、カツシエ・メモリー記憶装置１
０１と、カツシエ・メモリー・デイレクトリ１０
２と、カツシエ・メモリー・デイレクトリ制御回
路１５０に結合される。カツシエ・メモリー・デ
イレクトリ１０２は４ブロツクに分割され、しか
し各ブロツクは128個の記憶セルと、別のワード
構造を用いることなく記憶装置１０１と同様な構
造を含む。カツシエ・メモリー・デイレクトリは
又ランダム・アクセス・メモリー回路からなる。
カツシエ・メモリー・デイレクトリ１０２のアド
レス指定された場所のブロツクの内容は、それぞ
れ４つの比較回路網１１１乃至１１４に与えられ
る。比較回路網の出力信号は、データ状況判断回
路網１２０に与えられる。データ状況判断回路網
１２０の出力信号は、適当な信号を受取るブロツ
クを活動させるため、カツシエ・メモリー記憶装
置の４ブロツクの記憶セルと、カツシエ・メモリ
ー・デイレクトリに配置された４ブロツクの記憶
セルに与えることができる。データ状況判断回路
網１２０の出力信号は又、カツシエ・メモリー・
デイレクトリの制御回路１５０に与えることがで
きる。アドレス・レジスタ１３０は又、カツシ
エ・メモリー・デイレクトリ１０２の４つのブロ
ツクのメモリー・セルと、比較回路網１１１乃至
１１４に結合される。カツシエ・メモリー・デイ
レクトリ制御回路１５０は、デイレクトリ制御レ
ジスタとデイレクトリ制御回路に分割される。

第４図においては、カツシエ・メモリー制御回
路は、２つのバツフア・レジスタ装置と、４レジ
スタ読出しバツフア・メモリー装置２２０と、４
レジスタ書込みバツフア・メモリー装置２３０を
含んでいる。メモリー装置は、アドレス指定され
た記憶場所にデータを記憶でき、２つの独立的に
アドレス指定された記憶場所における記憶場所か
ら２セツトの出力ターミナルに対して信号を送る
ことができる。スタツク・シーケンス制御ロジツ
ク２１０は、メモリー装置２２０とメモリー装置
２３０の両方に結合される。各バツフア・メモリ
ーは、スタツク・シーケンス制御ロジツクからの
信号に応答して中央処理装置からアドレス／デー
タおよび指令信号を受取る。スタツク・シーケン
ス制御装置２１０からの他の信号に応答していず
れかのバツフア・メモリー装置の出力信号は、メ
モリー装置がどのようにアドレス指定されるかに
よつてカツシエ回路に与えられるかシステム・イ
ンターフエース装置の回路に与えられ得る。スタ
ツク・シーケンス制御ロジツク２１０は、システ
ム・インターフエース装置から、又カツシエ・メ
モリー装置から信号を受取る。スタツク・シーケ
ンス制御ロジツクは、データ処理装置による使用
のため状況信号を発する。

次の第５Ａ図においてはスタツク・シーケンス
制御ロジツク２１０が示される。この制御ロジツ
クは８アドレス、３位置のメモリー・スタツク２
１１を含み、このスタツクにおいては１グループ
のデータがアドレス指定された記憶場所に入れら
れ、２グループのメモリー・スタツク信号はアド
レス指定された記憶場所とは無関係に同時に抜出
されることがきる。スタツク２１１からの１グル
ープのメモリー信号は読出しバツフア・メモリー
２２０と、書込みバツフア２３０に対する第１の
アドレス使用可能アドレスに結合され、第２のグ
ループのメモリー信号は読出しバツフア・メモリ
ー２２０と書込みバツフア・メモリー２３０と関
連する第２のアドレス使用可能アドレス装置と結
合される。カウンタ２１３の出力信号は、アドレ
ス指定された記憶場所におけるスタツク２１１に
対するデータ書込みを可能にする。カウンタ２１
４の出力信号はスタツク２１１からの第１のグル
ープのメモリー信号を可能の状態にし、カウンタ
２１５の出力信号はスタツク２１１からの第２の
グループのメモリー信号を可能にする。カウンタ
２１４はこれに対して与えられたカツシエ装置か
らの信号を有し、カウンタ２１５はこれに与えら
れたシステム・インターフエース装置からの信号
を有する。

アドレス判断回路網２１２は、バツフア・メモ
リー２２０，２３０から信号を受取り、スタツ
ク・メモリー２１１に対してアドレス信号を与
え、データ処理システムの状況信号部分を与え
る。アドレス判断回路網２１２は、カウンタ２１
３、カウンタ２１４、カウンタ２１５、およびカ
ウンタ２１６から信号を受取る。カウンタ２１６
は、アドレス判断回路網２１２、カウンタ２１
４、およびカウンタ２１５から与えられた信号を
有し、信号を書込みバツフア・メモリー２３０に
与える。

第５Ｂ図は、データがスタツク２１１に記憶さ
れる様式を示し、更にスタツクに対するポインタ
の使用を示す。

カツシエ・メモリー装置の基本的用途は、メモ
リー装置のデータの検索と通常関連する待機なし
に主記憶装置に記憶されたデータを中央処理装置
に使用させることである。カツシエ・メモリー
は、従つて、割込のない操作のため中央処理装置
によりある緊急性を以つて要求されるデータを含
む高速メモリーである。第１図に示す如く、カツ
シエ・メモリーは、中央処理装置とシステム・イ
ンターフエース装置に電気的に結合されている。
同様に、中央処理装置は、あるデータ処理システ
ムにおけるシステム・インターフエース装置と直
接結合することができる。システムの構成要素を
結合する電気的経路の実際の使用は、操作の方法
に従い、例えば、あるデータ処理システムにおい
てはデータはある状況においては中央処理装置に
直接送ることができる。あるシステムにおいて
は、中央処理装置により要求されるデータは常
に、中央処理装置に転送される前にカツシエ・メ
モリー装置に送られねばならない。当業者には明
らかなように、データ処理装置が更に効率的な操
作のためにカツシエ・メモリーを使用できる種々
の方法がある。

望ましい実施態様においては、第２図に示され
る形態のアドレス様式が主記憶装置においてアド
レスを規定するために使用される。最上位15ビツ
トはページ・アドレスを示し、２番目の上位の７
ビツトは記憶場所のアドレスを示すが、他の22ビ
ツトと関連する２つの最下位ビツトは主記憶装置
に記憶された特定の１ワード又は１グループのデ
ータ信号を識別する。望ましい実施態様において
は、最下位ビツトは正規の記憶場所における主記
憶場所における主記憶装置には使用されない。典
型的なデータ転送においては、１つの命令の発生
により４つのデータ・グループ即ちワードが転送
される。このように、中央処理装置が主記憶装置
のアドレスを生成した後、僅かに22の最上位のビ
ツトが使用され、これにより識別された４ワード
が転送される。

中央処理装置が主記憶装置に所要のデータのア
ドレスを生成した後、この主記憶装置のアドレス
はカツシエ・メモリー制御回路２００に送られ、
アドレス・レジスタ１３０に入れられる。

この時、カツシエ・メモリー制御回路２００は
デイレクトリ探索サイクルを開始する。デイレク
トリ探索サイクルは、カツシエ・メモリー装置に
おける中央処理装置により要求されるデータのア
ドレスに対して探索する。

この主記憶装置のアドレスは最上位の15ビツト
としてアドレス・レジスタ１３０に入れられ、こ
のアドレスのページ・アドレス部分は４つの比較
アドレス１１１〜１１４に与えられる。

同時に主記憶装置アドレスの記憶場所アドレス
部分の７ビツトは、カツシエ・メモリー記憶装
置、カツシエ・メモリー・デイレクトリ１０２お
よびデイレクトリ制御回路のカツシエ・メモリ
ー・デイレクトリ制御レジスタにおける128の記
憶場所の関連する１つに与えられる。この記憶場
所のアドレスはカツシエ・デイレクトリに４ブロ
ツクのデータを含む回路を可能にし、デイレクト
リの内容は比較回路１１１〜１１４に与えられ
る。カツシエ・デイレクトリの４ブロツクの内容
は15ビツトのページの主記憶装置アドレスであ
る。このように、アドレス・レジスタにおける主
記憶装置アドレスのページ・アドレス部分はカツ
シエ・デイレクトリの４ブロツクの１つに見出さ
れ、「的中」信号はデータ状況判断回路網１２０
に与えられる。この「的中」信号は、所望のデー
タが主記憶装置における同じ記憶場所のアドレス
の関連するブロツクに記憶されることを表示す
る。

デイレクトリ制御回路１５０に与えられる時、
アドレス・レジスタ１３０の記憶場所の部分は、
状況信号を記憶するレジスタ・セルを可能の状態
にし、これ等の状況信号を判断回路網１２０に与
える。望ましい実施態様においては、使用される
状況信号のタイプは下記の如くである。即ち、(1)
有効データが対応するカツシエ・メモリー記憶装
置に記憶される時正の信号である充／空インジケ
ータ、(2)ページ・アドレスが既にカツシエ・メモ
リーのデイレクトリに入つているようにデータが
主記憶装置からカツシエ・メモリー記憶装置に転
送されるプロセスにある時正となる継続中ビツ
ト・インジケータ、および(3)４ブロツクのメモリ
ー記憶セルの関連する１つがそれに記憶されたデ
ータにおけるエラーを生じるものとして識別され
た時正となる障害ブロツク・インジケータであ
る。

「的中」がデータ状況判断回路網により確定さ
れる時状況信号が適当であるものと仮定すれば、
有効データはカツシエ・メモリー記憶装置にあ
る。アドレス・レジスタ１３０の記憶場所のアド
レスは、カツシエ・メモリー・デイレクトリにお
ける場所のアドレスと関連する４ブロツクのデー
タ（各々が４ワードを含む）を可能な状態にし
た。カツシエ・メモリー・デイレクトリの４ブロ
ツクの１つのページ・アドレスの「的中」は、４
つのデータ・ワードがカツシエ・メモリー・デー
タ記憶装置の関連ブロツクに４つのデータ・ワー
ドが位置されることを示す。このデータ状況判断
回路網は、信号を記憶装置の適当なブロツクに与
える。この４つの所要データ・ワードは命令バツ
フアに蓄積され、中央処理装置により検索され
る。

カツシエ・メモリーの指令バツフア回路の作用
については下記の如く理解することができる。中
央処理装置からの信号に応答して、スタツク・シ
ーケンス制御ロジツク２１０はバツフア・メモリ
ー装置２２０又はバツフア・メモリー装置２３０
におけるアドレスを決定する。スタツク・シーケ
ンス制御ロジツクはこの時、中央処理装置からの
アドレス／データ信号および指令信号の決定され
たアドレスにおける記憶操作を可能にする。中央
処理装置が読出し操作を信号する時は信号は読出
しバツフア２２０に記憶され、書込み操作が中央
処理装置により信号される時には信号は書込みバ
ツフア２３０に記憶される。望ましい実施態様に
おいては、読出しバツフアは４つの可能な記憶場
所を有し、書込みバツフアは４つの記憶場所を有
するがその内の３つのみが使用される。

完全な説明のため３つのデータのグループの記
憶場所を必要とする望ましい実施態様においてあ
るクラスの書込み指令を実行することが必要とな
り得る。従つて、カツシエ・メモリーの指令バツ
フア記憶場所においては、一時に記憶場所に識別
できる合計５つの可能な操作、即ち４つの読出し
操作および１つの書込み操作がある。

当業者にとつては、カツシエ指令のバツフア・
メモリー記憶場所において識別される各操作に対
しては４セツトの装置を含む操作が各カツシエに
おいて理解されることは明らかであろう。例え
ば、中央処理装置により要求されるデータは主記
憶装置およびカツシエ・メモリーにあるか、ある
いは主記憶装置のみにあり得るのである。１つの
指令は、あるセツトのデータに対してカツシエ・
メモリーにおける探索および（又は）もし使用不
可能であればシステム・インターフエース装置を
介して主記憶装置からそのデータを抜出すことを
含むことができる。システム・インターフエース
装置および（又は）カツシエ・メモリーは更に高
い優先順位を有する操作により使用中であり得る
ため、システム・インターフエース装置又はカツ
シエにおける操作にとつては転送に関与する他の
素子の可用性とは無関係に進行することが有利と
なる。例えば、書込み操作はデータ処理システム
のカツシエ装置とシステム・インターフエース装
置部分の相方と関与する。誤つたデータの生成を
避けるために指令は順次実行されること、更にカ
ツシエ装置又はシステム・インターフエース装置
と関与する指令の部分が個別に順次実施されるこ
とが必要である。従つて、スタツク・シーケンス
制御ロジツクは、一連の指令の順次操作を制御す
るポインタ信号と、カツシエ装置と関与する指令
の部分の順次実行を制御するポインタ信号と、シ
ステム・インターフエース装置と関与する指令の
部分の順次実行を制御するポインタ信号を提供す
る。各々の場合に、これ等のポインタ信号はカウ
ンタによりメモリー・スタツクに与えられる。

指令バツフア・メモリーにデータを記憶するた
め、アドレス判断回路網は、読出しおよび書込み
バツフアからの信号に応答して、バツフアにおけ
る次に使用できる記憶場所のアドレスを決定す
る。この装置は、中央処理装置に対する指令バツ
フア・メモリーの場所の可用度を信号する。アド
レス判断回路網が中央処理装置に対してある指令
バツフア・メモリーの場所が自由状態であるこ
と、即ち書込み操作が存在しないこと、および
（又は）４つより少い読出し操作が指令バツフ
ア・メモリーに記憶されていることを信号する
時、カウンタ２１３はポインタ信号を与え、この
状態はカウンタによりアドレス指定される次の順
次の記憶場所におけるスタツク・メモリーに対し
て信号を入れさせる。中央処理装置からアドレ
ス／データ指令および信号を受取ると同時に、ア
ドレス判断回路網は信号がスタツク・メモリー２
１１に記憶されるべきアドレスを指令バツフア・
メモリーに入れる。もし書込み操作に入るなら
ば、正の信号はスタツク・メモリーの第１（３つ
の内）の位置に入る。もし読出し操作に入るなら
ば、指令読出しバツフアにおける次の空の記憶場
所の論理アドレスは最後の２つのスタツクの記憶
場所に入れられる。スタツク・メモリーに入れら
れたアドレスは、アドレス／データ信号および指
令信号はスタツク・メモリーにより識別される記
憶場所に入れられるように対応するバツフア・メ
モリーの記憶場所を活動状態にする。信号がバツ
フア・メモリーに入れられた後、もしスタツク・
メモリーが充填状態にない場合、カウンタ２１３
が増分され、イン・ポインタはスタツク・メモリ
ーにおける次の記憶場所を識別しかつこれを使用
可能にすることができる。

カツシエ・ポインタ信号はカウンタ２１４によ
り生成され、システム・インターフエース装置ポ
インタはカウンタ２１５により生成される。カウ
ンタ２１４がカツシエ装置が指令の実行の用意が
あることを表示するカツシエ信号を受取る時、カ
ウンタ２１４からの出力信号は活動状態にされ、
スタツク・メモリーにアドレス指定された記憶場
所は使用可能となる。スタツク・メモリーにおけ
る記憶場所が使用可能となると、スタツク・メモ
リーと関連するカツシエ操作の出力信号は指令バ
ツフア・メモリー装置における関連アドレスを活
動状態にする。これによりアドレス／データおよ
び指令信号は活動状態におかれ、これ等の信号は
カツシエ装置の適当な部分に与えられ、操作が実
行される。実行の完了時に、カウンタ２１４は次
の順次の記憶場所を表示する値に増分し、カツシ
エ装置からの適当な信号により使用可能となる迄
待機する。しかし、アドレス判断回路網は、カツ
シエ・ポインタがカウンタ２１３により示される
スタツク・メモリーにおける位置を越えて増進し
ないようにするための論理装置（カウンタ２１
４）を含んでいる。

カウンタ２１５からのシステム・インターフエ
ース装置ポインタは同様な方法で、システム・イ
ンターフエース装置の作用を制御する指令メモリ
ー装置から送られた指令を順次実行するよう作用
する。

書込みバツフア・メモリー２３０は、その内容
の順次の操作を制御するカウンタ２１６により与
えられる書込みバツフア・ポインタを有する。書
込みバツフア・メモリーに記憶された書込み指令
がこれと関連する１つ以上の記憶場所を有する
時、書込みバツフア・ポインタは記憶場所を正し
い順序で活動状態にする。

第５Ｂ図は、スタツク・メモリーの可能な構成
を示している。第１の記憶場所は空であり、第２
の記憶場所は読出しバツフア・メモリーの記憶場
所00に対する読出し操作を有する。このカツシ
エ・ポインタはその記憶場所をアドレス指定する
ように示されている。次の記憶場所は読出しバツ
フア・メモリーにおけるアドレス０１に位置され
る読出し操作を含んでいる。カツシエ・ポインタ
は、カツシエ装置と関与するその時点の操作が完
了する時このアドレスに増分する。第４のスタツ
クの記憶場所は、読出しバツフア・メモリーにお
けるアドレス１０の読出し操作を表示し、システ
ム・インターフエース装置のポインタはこのスタ
ツクの記憶場所を使用可能にする。第５のスタツ
ク・メモリー・アドレスは書込み操作を含む。望
ましい実施態様においては唯１つの書込み操作し
かバツフア・メモリーに記憶することができず、
又グループの記憶場所は常に書込み操作のために
使用されるため、これ以上のアドレスは不必要で
ある。システム・インターフエース装置のポイン
タは次にこのスタツク記憶場所を使用可能にす
る。６番目のスタツク記憶場所は、読出しバツフ
ア・メモリー・アドレス１１の読出し操作を識別
する。イン・ポインタは、第２のスタツク記憶場
所において識別された操作が完了する迄スタツ
ク・メモリーにおけるこの記憶場所に止まる。次
に、イン・ポインタ１１は７番目のスタツク・メ
モリーの記憶場所に増分して、このアドレスにお
けるアドレス／データおよび指令信号の書込みを
可能にする。この事例は、アドレス判断回路網に
おいて順次のアルゴリズム即ちラウンド・ロビ
ン・アルゴリズムにより読出しバツフア・メモリ
ー記憶場所の使用が制御されることを示唆してい
る。しかし、別のアルゴリズムも使用できること
は明らかであろう。

望ましい実施態様の装置を用いれば、カツシエ
装置とシステム・インターフエース装置の相方と
関与する複数の操作の順次又は重複実行の提供が
可能である。更に、指令実行のカツシエ装置部分
は、データ処理システムのシステム・インターフ
エース装置における指令の順次実行とは無関係な
シーケンスで作用可能である。正規の読出し操作
においては、望ましい実施態様の装置は、カツシ
エ記憶装置においてデータが使用不可能であつた
と云う決定がなされる迄、主記憶装置からのデー
タのシステム・インターフエース装置による抜出
しは許容しない。同様に、カツシエ記憶装置にお
いてデータが使用可能である時は、システム・イ
ンターフエース装置と関与する操作は打切られ
る。しかし、書込み指令はシステム・インターフ
エース装置とカツシエ・メモリー装置においては
独立的に実行することができ、カツシエ記憶装置
におけるデータを無効化する読出し指令の如きあ
る読出し指令は、システム・インターフエース装
置を介して主記憶装置からデータを得る間、独立
的に実行することができる。

選択装置が使用されるデータ処理システムの更
に詳細な説明は、1977年11月22日出願のＪ・Ｅ・
ウイルハイト、Ｗ・Ａ・シエリーおよびＣ・Ｐ・
ライアンの係属中の米国特許出願第853944号、
「プログラム可能な先読み機能を有するデータ処
理システム」（本発明の譲受人に譲渡済み。参考
のため、本文に引用した）に見出される。

本文の説明は、望ましい実施態様の作用を例示
するためのものであつて本発明の範囲を限定する
ことを意図するものではない。本発明の範囲は、
頭書の特許請求の範囲によつてのみ限定されるべ
きものある。当業者にとつては、本文の論述か
ら、本発明の主旨および範囲により網羅される多
くの変更例が明らかであろう。

【図面の簡単な説明】

第１図はカツシエ・メモリー装置を用いるデー
タ処理システムのブロツク図、第２図はカツシ
エ・メモリー装置に使用するため構成されたデー
タ処理システムにより使用されるアドレス様式の
図、第３図は全体の構成を示すカツシエ・メモリ
ー記憶装置のブロツク図、第４図は望ましい実施
態様によるカツシエ指令回路の記憶場所の構成を
示す図、第５Ａ図は指令回路の記憶場所の作用を
制御する装置の図、および第５Ｂ図は望ましい実
施態様によるカツシエ指令バツフア回路に対する
可能なスタツク・メモリー構成を示す図である。 ５０……中央処理装置、６０……システム・イ
ンターフエース装置、７０……記憶装置、１００
……カツシエ・メモリー装置、１０１……カツシ
エ・メモリー記憶装置、１０２……メモリー・デ
イレクトリ、１１１〜１１４……比較回路網、１
２０……判断回路網、１３０……アドレス・レジ
スタ、１４０……データ・レジスタ、１５０……
カツシエ・メモリー・デイレクトリ制御回路、２
００……カツシエ・メモリー制御回路、２１０…
…スタツク・シーケンス制御ロジツク、２２０，
２３０……バツフア・メモリー装置、３００……
命令バツフア回路。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置CPUと、 高速カツシエ・メモリー装置と、 比較的低速の主記憶装置と前記CPU又は前記
   カツシエ・メモリー装置との間の指令及びデータ
   の転送を制御するための仲介装置と、 前記カツシエ・メモリー装置と前記仲介装置が
   相互に独立に動作することを許し、かつ前記カツ
   シエ・メモリー装置及び前記仲介装置への指令が
   正しい順序で実行されることを保証するためのカ
   ツシエ・メモリー指令バツフア回路装置と、を含
   む計算機システムにおいて、 前記カツシエ・メモリー指令バツフア回路装置
   が、 前記CPUから前記カツシエ・メモリー装置又
   は前記仲介装置に与えられた、指令及びアドレス
   信号を含む読み出し信号を記憶するための読み出
   しバツフア装置と、 前記CPUから前記カツシエ・メモリー装置又
   は前記仲介装置に与えられた、指令、データ及び
   アドレス信号を含む書き込み信号を記憶するため
   の書き込みバツフア装置と、 前記読み出し信号を前記読み出しバツフア装置
   へ、前記書き込み信号を前記書き込みバツフア装
   置へ入力し、前記カツシエ・メモリー装置や前記
   仲介装置の動作に割り込むことなく正しい順序で
   前記両バツフア装置から読み出し及び書き込み信
   号を読み出して前記カツシエ・メモリー装置と前
   記仲介装置へ与える手段を含み、前記読み出し及
   び書き込みバツフア装置に接続されて前記CPU
   及びカツシエ・メモリー装置から信号を受け取る
   シーケンス制御回路装置と、から成ることを特徴
   とするカツシエ・メモリー指令バツフア装置。 ２ 特許請求の範囲第１項記載の装置において、
   前記シーケンス制御回路装置が、前記読み出し及
   び書き込みバツフア装置から信号を受け取り前記
   CPUに対して前記読み出し及び書き込みバツフ
   ア装置が前記CPUからの読み出し及び書き込み
   信号を更に受け入れ得ることを信号するアドレス
   決定回路網装置を含むことを特徴とするカツシ
   エ・メモリー指令バツフア装置。 ３ 特許請求の範囲第２項記載の装置において、
   前記シーケンス制御回路装置が、 前記読み出し及び書き込みバツフア装置内の記
   憶場所を指示するバツフア・ポインタを記憶する
   ための記憶装置と、 前記アドレス決定回路網に接続され、次のバツ
   フア・ポインタが入力されるべき前記記憶装置内
   の記憶場所を表示する、第１のポインタ・レジス
   タと、 前記カツシエ・メモリー装置によつて実行され
   るべき次の読み出し信号を含む前記読み出しバツ
   フア内の記憶場所を指示するバツフア・ポインタ
   を有する前記記憶装置内の記憶場所を表示する、
   第２のポインタ・レジスタと、 前記仲介装置によつて実行されるべき次の読み
   出し信号を含む前記読み出しバツフア内の記憶場
   所を指示するバツフア・ポインタを有する前記記
   憶装置内の記憶場所を表示する第３のポインタ・
   レジスタと、 前記仲介装置又はカツシエ・メモリー装置によ
   つて実行されるべき次の書き込み信号を含む前記
   書き込みバツフア内の記憶場所を指示するバツフ
   ア・ポインタを有する前記記憶装置内の記憶場所
   を表示する、第４のポインタ・レジスタと、を含
   むことを特徴とするカツシエ・メモリー指令バツ
   フア装置。