JPH02238552A - プロセツサ相互接続装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、複数のプロセッサまたはユーザが、共通のメ
モリ、または個別にアクセスできる複数のメモリ・モジ
ュール（メモリ・バンク）からなる共用メモリにアクセ
スできるシステムに関し、詳しくは、複数のプロセッサ
またはユーザにメモリ・スペースを動的に割り振ること
ができる共用知能メモリに関するものである。

Ｂ．従来技術及びその問題点 メモリ、入出力装置、バッファなどの複数の共用資源を
有するシステムでは、前記共用資源に同時アクセスでき
ることが重要であり、物理的システム構成に対しユーザ
またはマルチプロセッサにとって透過的な形でそれを行
なうことが好ましい。

複数のユーザが同時アクセスできるような共用メモリ・
コンピュータ装置は、ヨーロッパ特許出願第００２３２
１３−Ｂｌ号に記載されている。

そこで扱われている問題は、アクセス数及びメモリ・モ
ジュール数が増加したときに性能を損なわずに共用メモ
リ・モジュールに競合なしにアクセスできるようにする
ことである。この結果を得るため、アクセス要求を受け
取り、前記要求と共に受け取ったアドレスをメモリ装置
に関してランダムに分散されたアドレスに変換するため
の手段が、そのように接続されたランダム・アクセス・
ジェネレータという形で提供される。

ただし、この従来技術のシステムでは、メモリ・モジュ
ール内の情報の実際の、すなわち物理的アドレスに対す
る、ユーザにとっての透過性が十分ではない。これは、
前記の従来技術のシステムでは、アドレス・ランダム化
のために論理的アドレッシングだけを使用するためであ
る。さらに、共用メモリにアクセスするためにプロセッ
サで使用するコマンドは、通常のＷＲＩＴＥ，ＲＥＡＤ
及びＴＥＳＴコマンドであり、メモリ・レコードが動的
に拡張できない。

Ｃ．問題点を解決するための手段 したがって、本発明の１つの目的は、メモリ内の情報の
物理的位置に対する透過性が最適のレベルで、ユーザま
たはマルチプロセッサが共用メモリを介して通信を行な
えるような形で、マルチプロセッサ環境で単純かつ融通
性のあるメモリ・アクセスを行なえるような、共用知能
メモリを考案することである。

本発明の別の目的は、メモリ・スペースがユーザの要求
に応じて自動的に割り振られるという、共用メモリ内の
スペース管理の問題を解決するための手段を提供するこ
とにある。

本発明のもう１つの目的は、関連するハードウェア即ち
装置が物理的に分散されている場合でも、各ユーザには
、共用メモリが論理的には集中化された機構に見えると
いう、共用メモリにアクセスするための１組の高水準コ
マンドをユーザまたはプロセッサに提供することにある
。

これらの目的は、本発明による共用知能メモリによって
実現される。

本発明によれば、パケット・メモリ（ＰＭ）と呼ぶ共用
メモリを介して、複数のプロセッサを相互接続してマル
チプロセッサ複合体を形成するための手段が提供される
。

複数のメモリ・ユーザ（ＭＵ）が、ＰＭ内のレコードを
共用する。ＰＭは、単一の記憶装置によって構成するこ
ともできるが、本明細書で想定されているように、複数
の独立したメモリ・バンク（ＭＢ）で構成することが好
ましい。相互に通信するため、ＭＵは、適切なコマンド
を使って、ＰＭ内に配置されているレコードの待ち行列
を用いてメッセージを交換する。

各ＭＵごとに、分散されたメモリ・インターフェース（
ＭＩ）が設けられる。これは、ＭＵによって発行される
高水準コマンドをメモリ・バンクに提示できるようにす
る論理層を含む。

ＭＢに送られた高水準コマンド（ＰＵＴ１ＧＥＴ・・・
）は、好ましくは各ＭＢに組み込まれた、パケット・メ
モリ・コマンド・エグゼキュータ（ＰＭＣＥ）によって
ＭＢ内で実行される。

したがってＰＭは、ユーザには、論理アドレス（例、論
理レコード・アドレスすなわちＬＲＡ）によってすべて
定義されているレコードに対して作業を行なう論理的に
集中された機構に見えるが、関連する装置は物理的に分
散することができ、性能、容量及びコストに関して細分
性が得られる。

本発明によるＰＭは、ＭＢ内の連鎖された複数のバッフ
ァからなるレコードが、ＰＭＣＥによって動的に生成さ
れ（かつ関連するメモリ・スペースが割り振られ）、Ｍ
Ｕからの要求に応じて解放されるので、スペース管理の
問題も解決する。

本発明によるＰＭの構造では、ＭＵによるＭＢの負荷ま
たは利用度の均衡を取ることが重要である。この問題は
、本特許出願で解決される問題とは無関係であり、「分
散構造を有する共用メモリ内での負荷均衡化技法（Ｌｏ
ａｄ　ｂａｌａｎｃｉｎｇｔｅｃｈｎｉｑｕｅ　ｉｎ　
ｓｈａｒｅｄ　ｍｅｍｏｒｙ　ｗｉｔｈ　ｄｉｓｔｒｉ
ｂｕｔｅｄｓｔｒｕｃｔｕｒｅ　）　Ｊと題する関連ヨ
ーロッパ特許出願第８８４８０１０１．０号にその解決
策が出ている。

本発明のさらに詳しい特徴と利点については、添付の図
面を参照しながら好ましい実施例についての下記の詳細
な説明を読めば明らかになるはず６一 である。

Ｄ．実施例 １．システムの概要 第１図は、本発明が適用されるシステムの機器構成図で
ある。原則として、これは、複数のユーザが、ユーザ集
団全体のための共通（または共用）メモリとして働く複
数のメモリ・バンク（メモリ・モジュール）に接続され
ているシステムである。

このような配置はたとえば通信制御装置で使用され、本
発明が有利に使用される。

各メモリ・ユーザＭＵ　（１　１Ａ１　１　１Ｂ１・・
・１１Ｎ）は、それ自体のメモリ・インターフｘ一スＭ
Ｉ　（１３Ａ１　１３Ｂ，・・・、１３Ｎ）を介して共
通の相互接続ネットワークＮＷ１５に接続される。メモ
リ・バンクＭＢ　（１７Ａ１　１７Ｂ１・・・、１７Ｎ
）は、同じ装置であり、それぞれ相互接続ネットワーク
に接続されている。

本発明のあまり有利ではない実施態様では、メモリ・バ
ンクＭＢ　（１７Ａ１　１７Ｂ，・・・、１７Ｎ）をす
べて点線で示した単一の共用メモリ１０内でグループ化
することができるが、この解決策は、信頼性の点であま
り好ましくなく、本発明では考慮しないことにする。単
一のメモリ・インターフェースとは違って、区分された
メモリ・インターフェースＭＩ　（１３Ａ，１３Ｂ，・
・・、１３Ｎ）に関しても同じことが言える。第１図に
はさらに、メモリ・ユーザによって提示される高水準コ
マンドを実行するための、各メモリ・バンク内に組み込
まれたパケット・メモリ・コマンド・エグゼキュータＰ
ＭＣＥ　（１２Ａ．１２Ｂ，・・・　１２Ｎ）が示され
ている。その構造については後で説明する。

相互接続ネットワークは、その１つのボートで入力され
たデータ・パケットに応答して、前記データ・パケット
を要求された出力ポートに経路指定することができる、
複数ボート・パケット交換機である。このようなネット
ワークはすでに知られており、次の文献に記載されてい
る。

Ｔ．　Ｆｅｎｇ　ｒ相互接続ネットワークに関する調査
（Ａ　Ｓｕｒｖｅｙ　ｏｆ　Ｉｎｔｅｒｃｏｎｎｅｃｔ
ｉｏｎ　ｎｅｔｗｏｒｋｓ）　Ｊ　ＮＣｏｍｐｕｔｅｒ
　（ＩＥＥＥ）、１９８１年１２月号、ｐｐ．１２〜３
０． Ｖ．　Ｐ．　Ｋｕｍａｒ等「増補シャフル交換多段相互
接続ネットワーク（Ａｕｇｍｅｎｔｅｄ　Ｓｈｕｆｆｌ
ｅ−ＥｘｃｈａｎｇｅＭｕｌｔｉｓｔａｇｅ　Ｉｎｔｅ
ｒｃｏｎｎｅｃｔｉｏｎ　ｎｅｔｗｏｒｋｓ）　Ｊ　Ｎ
Ｃｏｍｐｕ　ｔ　ｅ　ｒ　（Ｉ　ＥＥＥ）、１９８７年
６月号、ｐｐ．３０〜４０。

この全体配置の利点は、（相互接続ネットワークが十分
な容量と十分なボートを備えている限り）モジュール式
に拡張することができるという点にある。メモリ・バン
クの数は、ユーザの数とユーザのもつ記憶装置要件に合
わせて増減することができる。本発明の適用範囲を制限
することなく、メモリ・バンクの数はＮ＝８であると想
定する。

メモリ・アクセスに関するコマンド及び制御情報の全体
的流れ図を第２図に概略的に示す。

メモリ・ユーザＭＵは、所期の動作を指定し、パラメー
タを含むメモリ制御ワードＭＣＷを作成する。ＭＣＷは
、メモリ・インターフェースＭＩに転送される。メモリ
・インタフェースＭＩは、一９− コマンド要求を処理し、メモリ・バンクＭＢの１つにコ
マンドを送信する。コマンドはＭＢのＰＭＣＥによって
実行され（データの記憶、データの読取りなど）、コマ
ンド応答がＭＩに戻される。

ＭＩは、ＭＢから受け取った応答を反映した状況データ
と、必要ならばメモリの動作がどのように完了したかを
反映した追加の状況データを作成する。これらの状況デ
ータは、メモリ状況ワードＭＳＷ中でＭＵに転送される
。

「コマンド」という言葉は、下記の説明ではメモリの高
水準動作に関する要求を表す。この要求は、メモリ・ユ
ーザ／メモリ・インターフェースからメモリ・バンクに
送られ（ＣＲＥＡＴＥ，ＰＵＴ／ＧＥＴ，ＲＥＬＥＡＳ
Ｅ，ＥＮＱＵＥＵＥ，ＤＥＱＵＥＵＥなど）、周知のメ
モリ読取り／書込み動作とは基本的に異なる。

ＭＣＷとＭＳＷのコマンド及びコマンド応答のフォーマ
ットについては、後で第４図及び第５図に関して詳しく
説明する。

コマンド処理（提示、フォーマット化など）は、（ＭＩ
内の）論理層によって行なわれる。この論理層は、下方
とはＭＵローカル・メモリに対する読取り／書込みアク
セスを可能にするメモリ・ユーザＭＵへのインターフェ
ースを有し、上方とは相互接続ネットワークＮＷへのも
う１つのインターフェースを有する。ＭＩ論理及びその
動作の詳細については、後で第６図及び第７図に関して
説明する。

本システムに関して想定されている原理の１つは、記憶
バンク間でのユーザ・データの分散が任意であること、
すなわちメモリ・バンクとユーザとの間の固定した関連
づけや事前割振りは存在しないことに留意されたい。物
理的メモリ割振りは、ユーザにとって透過的である。た
だしこの原理から生じる１つの問題は、メモリ・バンク
が不均等に利用される（負荷される）可能性があること
である。したがって、いくつかのメモリ・バンクが完全
にデータで充填され、他のメモリ・バンクはまったく使
用されないことがあり得る。これは、過密状態、不必要
な待ち時間、並行性の欠如といった結果をもたらす。こ
れらの問題は、記憶すべきすべてのデータに十分な総メ
モリ・スペースが利用できるならば、避けることができ
る。この特定の問題は、前記の関連特許出願第８８４８
０１０１．０号で、すべてのメモリ・バンク間での負荷
の均衡を取ることによって解決されているので、本明細
書ではこれ以上は考察しない。

２．パケット・メモリの動作原理 パケット・メモリに含まれているデータ・オブジェクト
及び前記オブジェクトを使って作業を行なう高水準コマ
ンドについて以下に説明する。

パケット・メモリには、レコード（Ｒ）と待ち行列（Ｑ
）の２種類のデータ・オブジェクトが含まれる。

レコードは、アドレス可能な内容を持つ、名前をつけら
れた記憶域である。これらの内容は、後で説明する１組
のコマンドを使ってユーザが生成、取消し、書込み及び
読取りを行なう。

レコードは、論理レコード・アドレス（ＬＲＡ）によっ
て識別される。これは、レコード作成時にメモリ・ユー
ザによって割り振られる。物理的アドレス・スペースは
、第１１Ａ図に関して説明する方法でＬＲＡに割り振ら
れる。データ・バイトはレコード内で変位Ｄの所にある
。レコードの内容は、その所有者が管理する。その内部
のデータが何であるか、及びどこにあるかを知る手がか
りとなるものはＰＭ内には存在しない。レコードの非書
込み区域には、予期しない内容が含まれる。

本発明の特定の実施例では、容量、アクセス時間及びス
ペース所要量が異なる３クラスのレコードがある。クラ
スＯのレコードは、最大５１２バイトまで含むことがで
き、アクセス時間が最短でしかもスペース所要量も最小
でよい。クラス１のレコードは、最大６４Ｋバイトまで
含むことができ、アクセス時間及びスペース所要量は中
程度である。クラス２のレコードは、最大８Ｍバイトま
で含むことができ、アクセス時間及びスペース所要量が
大きい。レコードのクラスは、その作成時にユーザが指
定する。これは、レコードが最初から５１２バイト、６
４Ｍバイトまたは８Ｍバイトの記憶域を占めることを意
味するわけではない。

メモリ・スペースは、データがレコードに充填されると
きに必要に応じて配分される。

レコードに対して、ユーザは、たとえば５１２バイトの
固定サイズを持つ物理的データ・バッファの１バイトの
論理アドレスを表す変位Ｄで指定される論理アドレスの
直線的な連続として認識する。

したがって、ユーザには見えないが、レコードは、第１
０図に関して説明する方式に従ってアセンブルされた、
（たとえば、それぞれ５１２バイトの）バッファから構
成される。

レコードは、一時データ（すなわち短期間しか存在しな
いデータ）を記憶したり、ＴＰパケット交換などのシス
テム機能を実現するのに使用されるだけでなく、経路指
定表、制御ブロックなどの永続データを記憶するのにも
使用される。

論理レコード・アドレス（ＬＲＡ）は、４バイトの論理
名で、パケット・メモリ内のレコードを一義的に識別す
る。そのフォーマットは第３Ａ図のとおりである。

レコードを含む物理的ＰＭバンクを識別するサブフィー
ルドがＡＳＩＤ（アドレス・スペース識別子）中に存在
する。これは、メモリ・インターフェースＭＩが適切な
バンクを選択するために使用する。

変位Ｄは、レコード内のデータ・バイトの位置を決める
。そのフォーマットは第３Ｂ図のとおりである。当然、
レコードが長ければ長いほど（そのクラスに応じて）、
変位Ｄを定義するのに必要なビット数も多くなる。

前述の待ち行列は、複数のレコードにわたって構成され
、したがってそれらのレコードと同じ属性、すなわち名
称、最大サイズを持つ。待ち行列は、８、１６、３２、
６４、１２８または２５６バイトの固定サイズ要素で構
成される。要素のサイズは、待ち行列作成時に定義する
。待ち行列のサイズは、レコードのサイズによって制限
される。

本明細書では、待ち行列トークンＱＴで待ち行列を表す
ことにする。これは実際には基礎レコードの論理レコー
ド・アドレスＬＡＲである。

待ち行列へのアクセスは、先入れ先出し方式であり、タ
スク間通信時に特に使用される、後で説明するＥＮＱ及
びＤＥＱコマンドを使って行なわれる。

待ち行列を作成するには、基礎レコードを作成し、待ち
行列制御ブロック（ＱＣＢ）を待ち行列化ポインタ、待
ち行列解除ポインタの初期値、及び待ち行列に入れられ
る要素のサイズに対応する値と共にそこに書き込まなく
てはならない。ＭＵが待ち行列内の現在の要素の数を知
ろうとする場合、ＧＥＴコマンドを使ってその待ち行列
制御ブロックを読み取ることができる。待ち行列の解除
は、後で説明するＲＥＬＥＡＳＥコマンドを使って基礎
レコードを解放することによって行なう。

ＱＣＢのフォーマットは第４Ｂ図のとおりである。これ
は、そのアドレスが４バイトを表す待ち行列化ポインタ
Ｅ１同様に４バイトのアドレスを持つ待ち行列解除ポイ
ンタＤ１及び待ち行列内で使用される各要素のサイズ（
８、１６、３２、６４、１２８、２５６バイト）が含ま
れる。前記サイズの選択は、最高１バイトを使って指定
する。

ＥＮＱ及びＤＥＱコマンドの使用については、第８図を
参照するとよく理解できる。この図は、第１のメモリ・
ユーザＭＵ１が、同じメモリ・バンクＭＢ１７に接続さ
れている第２のメモリ・ユーザＭＵ２に、相互接続ネッ
トワーク（図示せず）を介して通信しようとする状況を
設定している。

したがってＭＵ１は、ＰＵＴコマンド（ステップ１）を
使ってＭＢ内のレコード（Ｒ）にメッセージＭ１を入れ
る。ただしこの段階では、ＭＵ２は、メッセージＭ１が
ＭＢ内に保持されている論理レコード・アドレスの基準
を知ることができない。

したがってＭＵＩは、自分でＥＮＱコマンドを使って（
ステップ２）　、ＭＵ２にこの標識を与える必要がある
。このコマンドを使用すると、固定サイズ要素ｍ１が、
待ち行列Ｑの、待ち行列化ポインタＥで指示される場所
に入れられる。

他のメッセージＭ２、Ｍ３、・・・がＭＵＩによってＭ
Ｂに送られる場合、対応する待ち行列要素ｍ２、ｍ３が
先入れ先出し方式で待ち行列に入れられ（後で解除され
る）、それに応じて待ち行列化ポインタが第９図に示す
ように位置が変わることに留意されたい。

ＭＵ２は、待ち行列Ｑの内容を検査するとき（たとえば
従来のポーリング手法を使って）待ち行列要素ｍ１を待
ち行列から解除し（ステッフ３）、メッセージ・レコー
ドＭ１の論理アドレスを与える。次に（ステップ４）、
ＭＵ２がＧＥＴコマンドを実行すると、ＭＵ２はレコー
ドＭ１をすべて読み取ることができる。

このような前述のメモリ・ユーザＭＵＩまたはＭＵ２の
間の通信方式は、特に、前記メモリ・ユーザ間のタスク
間通信に適している。

ＥＮＱ／ＤＥＱコマンドは待ち行列要素ｍ１、ｍ２、・
・・に関して先入れ先出し方式であるため、前記ＥＮＱ
／ＤＥＱコマンドによって指定する変位は存在しないこ
とにも留意されたい。

第９図はさらに、待ち行列制御ブロックＱＣＢ１及び待
ち行列に入れられているレコードまたはメッセージＭ１
、Ｍ２、・・・の総論理レコード・アドレス（ｍ　１　
、ｍ　２、・・・）のサイズに対応する所定の論理アド
レス・スペース（Ａ，Ｂ）を含む待ち行列の構造を示し
ている。

待ち行列化ポインタＥの連続する位置Ｅ１、Ｅ２、・・
・、Ｅｎと、連続的に待ち行列化されてｂ）る対応する
待ち行列要素ｍ１、ｍ２、・・・、ｍｎも示されている
。

ＤＥＱコマンドは、ＤＥＱポインタＤの後ろにある待ち
行列要素ｍの削除を行なう。待ち行列のアドレス・スペ
ースは（Ａ，Ｂ）によって制限されるので、待ち行列化
ポインタＥが位置Ｅ，，＋一こ達すると、待ち行列化さ
れている待ち行列要素ｍ（ｎ＋１）が位置Ａの直後の待
ち行列の一番前に置かれる。

一定の時間にわたってＥＮＱコマンドよりＤＥＱコマン
ドの方が多く実行された場合、待ち行列解除ポインタＤ
が待ち行列化ポインタＥの現在の位置に達する可能性が
あることに留意されたし）。

これは、ＱＣＢによって構成される最小の内容を別にす
れば、その待ち行列が空であるということを意味する。

当然、Ｅポインタ及びＤポインタの位置は、パケット・
メモリ・コマンド・エグゼキュータだけが知っており、
メモリ・ユーザは知らない。したがってメモリ・ユーザ
にとってＥＮＱ／ＤＥＱコマンドは、ＣＲＥＡＴＥ／Ｐ
ＵＴ／ＧＥＴ／ＲＥＬＥＡＳＥ高水準コマンドと同様に
透過的である。

最後に、待ち行列の基礎となるレコードは必要に応じて
増えるので、メモリ・ユーザ間で伝送されるメッセージ
の数によって決まる待ち行列のサイズと同じであること
に留意されたい。

さらに、ＥＮＱ／ＤＥＱコマンドは、基本的ＣＲＥＡＴ
Ｅ／ＰＵＴ／ＧＥＴ／ＲＥＬＥＡＳＥコマンドより精巧
なステップを使用し、やはり高水準コマンドであること
に留意されたい。基本コマンドのフォーマットについて
は以下に説明する。

３．メモリ・インターフェースの諸機能とコマンドのフ
ォーマット メモリ・インターフェースＭＩの役割は、各メモリ・ユ
ーザＭＵに対する標準の分散メモリ・イ冫ターフェース
を提供することにある。メモリ・インターフェースＭＩ
は、メモリ・ユーザＭＵから提示されるメモリ・コマン
ドを次のように取り扱う。（たとえば、負荷均衡化技法
を用いて）適切なメモリ・バンクＭＢを選択し、相互接
続ネットワークＮＷを介してそのＭＢに対する接続をセ
ットアップし、コマンド（データを含むこともある）を
作成してその接続を介して送り、コマンド応答（ＭＢか
らのデータを含む場合もある）を待ち、接続を解除し、
メモリ・ユーザＭＵに関する完了状況データを生成する
。

各コマンドは、１２バイトのヘッダ（第４Ａ図を参照）
とその後に続く任意選択のデータ・フィールドからなる
。各コマンド応答は、任意のデータ・フィールドとその
後に続く５バイトのトレイラからなる。

コマンドの前には開始区切り文字（ＳＤ）がつくことが
あり、後ろにはコマンドの終り区切り文字（ＥＯＣ）が
つくことがある（図示せず）。

全部で６個のメモリ・コマンドと関連するコマンド応答
が設けられている。これらについて以下に簡単に説明す
る。ＰＭＣＦによるそれらの実施については、後で第１
０図及び第１１図に関して説明する。

ＣＲＥＡＴＥ　（フォーマット：　Ｃｍｄのみ）このコ
マンドが所与のＭＵによって発行されると、共用メモリ
内にＲＥＣＯＲＤ　（論理記憶単位）が生成され、それ
に対して論理レコード・アドレス（ＬＲＡ）が割り振ら
れる。ＬＲＡは、共用メモリ内のメモリ・レコードの検
索を可能にするシステム固有の基準である。

このコマンドによって、新しいレコードにメモリ・スペ
ースは割り振られない（まだ記憶すべきデータがない場
合）。

コマンド応答は、ＬＲＡを当該のメモリ・インターフェ
ースＭＩに戻す。

ＰＵＴ　（フォーマット：　Ｃｍｄ，ＬＲＡ，Ｄ，デー
タ） ＰＵＴコマンドは、そのコマンドと共に送られたデータ
をそのＬＲＡによって指定されたレコードの指定された
変位Ｄの所に書き込ませる。（ＰＵＴコマンドが実行さ
れるとき）レコードにデータを記憶するのに十分なメモ
リ・スペースが動的に割り振られる。

コマンド応答は、メモリ・インターフェースＭＩに特定
のデータを戻さない（各コマンド応答内に含まれるリタ
ーン・コードＲＣは除く）。

ＧＥＴ　（フォーマット：　Ｃｍ＋：Ｌ　　ＬＲＡ．＋
　　Ｄ＋Ｎ） ＧＥＴコマンドは、Ｎデータのバイトをその（ＬＲＡ）
によって指定されたレコードの指定された変位Ｄの所か
ら読み取らせる。

コマンド応答は、メモリ・バンクからメモリ・インター
フェースＭＩにＮデータ・バイトを戻す。

ＲＥＬＥＡＳＥ　（フォーマット：　Ｃｍｄ，ＬＲＡ） ＲＥＬＥＡＳＥコマンドは、ＬＲＡによって指定された
レコードを取り消させ、ＭＢの関連メモリ・スペースを
解放させる。

コマンド応答は、特定のデータを含まない（リターン・
コードを除く）。

リターン・コードの構造とロード状況標識リターン・コ
ード（ＲＣ）はメモリ・バンクによって戻される各コマ
ンド応答の一部であり、次の構造を有する８ビット・バ
イトである。最初の４ビットＲＲＲＲは、当該のメモリ
・コマンドの完了状況を示す特定のコードである。

残りのビットは空で、あるいは所与のメモリ・バンクの
ロード状況を表す標識として使用できる。

ＥＮＱ　（ＱＴ，データ） この高水準言語の効果については、先に第８図及び第９
図に関して説明した。ＱＴは、待ち行列トークンを表す
。これは実際には、待ち行列が作成されるレコードの論
理レコード・アドレスである。

ＥＮＱコマンドは、ＰＭＣＥによって実行されるＧＥＴ
及びＰＵＴの両コマンドから構成されるいくつかのステ
ップを含む。したがって、メモリ・ユーザＭＵによって
実行されるＰＵＴコマンドまたはＧＥＴコマンドによっ
て、前記コマンドの実行中にＰＭＣＦを配布することが
できない。ＥＮＱコマンドの各ステップは次のとおりで
ある。

１．ＰＭＣＥは、ＧＥＴコマンドを生成する。この場合
、ＬＲＡは待ち行列トークンＱＴに等しく、指定された
変位は、ＱＣＢ内のＥポインタの変位に対応する。

２．ＰＭＣＥは、ＰＵＴコマンドを生成する。この場合
、ＬＲＡはＱＴに等しく、ＤはＱＣＢ内のＥの変位に等
し＜、ＰＵＴされるデータは待ち行列化される待ち行列
要素（ｍ１、ｍ２、・・・）である。

３．ＰＭＣＥは、ＰＵＴコマンドを実行する。この場合
、ＬＲＡ＝ＱＴ１Ｄ＝ＱＣＢ内のＥの変位、データ：Ｅ
＋３２　（待ち行列要素のサイズが３２の場合）である
。これはＥＮＱコマンド後に待ち行列化ポインタＥを更
新させる。

ＤＥＱ　（ＱＴ） このコマンドは、待ち行列から要素ｍを外すのに使用さ
れる。このコマンドも、パラメータト共に以下に要約し
て示すＧＥＴ１ＰＵＴコマンドを使用する高水準コマン
ドである。

１．ＧＥＴ　（ＬＲＡ＝ＱＴ；Ｄ＝０、Ｎ＝９）：全Ｑ
ＣＢの読取りを行なわせる。

２．ＧＥＴ　（ＬＲＡ＝ＱＴ；Ｄ＝待ち行列解除ポイン
タの変位；Ｎ＝３２） ３．ＰＵＴ　（ＬＲＡ＝ＱＴ　；　Ｄ＝待ち行列解除ポ
インタの変位；　Ｄ＋３２） ４．メモリ・スペースの特定バッファの解放：待ち行列
解除されたばかりの要素を含んでいたバツファ０ ４．メモリ・ユーザとメモリ制御ブロックメモリ・ユー
ザＭＵは、主記憶装置を有するマイクロプロセッサとみ
なすことができる。その主記憶装置は、ＭＵローカル・
メモリＬＭ９　１と呼ばれ、第６図に示されている。メ
モリ・コマンドは、共用メモリ（全メモリ・バンクＭＢ
の全セット）とＭＵローカル・メモリ９１の間でデータ
を移動させる。

メモリ・ユーザＭＵとそのメモリ・インター２６一 フェースＭＩの間の情報交換は、メモリ制御ブロックを
用いて行なわれる。メモリ制御ブロックのフォーマット
は第５図に示されている。

メモリ・コマンドは、メモリ・ユーザＭＵによって、「
メモリ・コマンド・ワードＪ　　（ＭＣＷ）と呼ばれる
制御ブロックとして提示され、メモリ・ユーザＭＵのロ
ーカル・メモリ内でセットアップされる。ＭＣＷは、メ
モリ・コマンドの種類（ＣＲＥＡＴＥＸ　ＧＥＴ，・・
・）を表す制御情報、論理レコード・アドレス（ＬＲＡ
）　、レコード内のデータ変位（Ｄ）、データ・カウン
ト（Ｎ）、及びＭＵローカル・メモリ内のデータ域のア
ドレス（ローカル・メモリ・ポインタＬＭＰ）を含む。

完了状況データは、メモリ・ユーザＭＵに対するメモリ
・インターフェースＭＩによって、ＭＵローカル・メモ
リ内の制御ブロックとして提示される。状況データは、
コマンドの実行が首尾よくいったか否かに関する情報（
ＣＣ）を含む。ＣＲＥＡＴＥコマンドの場合、ＭＳＷは
作成されたレコードの論理レコード・アドレスＬＲＡも
含む。

５．メモリ・インターフェース論理回路メモリ・インタ
ーフェース論理回路のプロ・ソク・ダイヤグラムを第６
図に示す。その要素及び構造は次のとおりてある。

ＭＩは基本的に、中央部３１、相互接続ネ・ソトワーク
（ＮＷ）ポート３３、ＤＭＡ部またはユーザ・ボート３
５、及び制御部３７を含む。

中央部３１は、ＡＬＵ４１、アキュムレータ・レジスタ
（ＡＣＣＵ）４３、ローカル記憶装置Ｌ８４５及びロー
カル記憶アドレス・レジスタＬＳＡＲ４７を含む。Ａバ
ス４９とＢバス５１がＡＬＵの入力部に接続されており
、結果バス５３がＡＬＵの出力部に接続されている。Ｌ
Ｓへの入力データは、線５５、５７及び５９を介して転
送され、ＬＳからの出力データは、線６１を介して転送
される。

ＮＷボート３３は、４個のレジスタと１個のカウンタを
含む。ＮＷデータ入力（ＮＷＤ　Ｉ　）レジスタ６３が
、ＬＳ出力線６１と両方向ＮＷデータ・バス６５の間に
接続されている。ＬＷデータ出力（ＮＷＤＯ）レジスタ
６７が、ＬＳデータ入力線５５とＮＷデータ・バス６５
の間に接続されている。ＮＷ制御入力（ＮＷＣ　Ｉ　）
レジスタ６９が、ＡＬＵ結果バス５３とＮＷ制御入力線
７１の間に接続されている。ＮＷ制御出力（ＮＷＣＯ）
レジスタ７３が、Ａバス４９とＮＷ出力制御線７５の間
に接続されている。ＮＷカウンタ（ＮＷＣＴ）７７は、
ＡＬＵ結果バス５３からその入力を受け取る。その内容
は、ネットワークからバイトを受け取ったときに（また
はネットワークにバイトを供給したときに）１だけ増分
（または減分）することができ、またそれがゼロである
かどうか検査することができる。

ユーザ・ボート３５は、３個のレジスタと１個のカウン
タを含む。ＭＵデータ入力（ＭＵＤ　Ｉ　）レジスタ７
９が、ＬＳ入力線５７と両方向ユーザ・データ・バス８
１の間に接続されている。ＭＵデータ出力（ＭＵＤＯ）
レジスタ８３が、ＬＳ出力線６１とユーザ・データ・バ
ス８１の間に接続されている。ＭＵアドレス（ＭＵＡ）
レジスタ８５が、ＡＬＵ出力バス５３とユーザ・アドレ
ス線８７の間に接続されている。ＭＵカウンタ（ＭＵＣ
Ｔ）８９は、ＡＬＵ結果バス５３からその入力を受け取
る。その内容は、ユーザから１バイト受け取ったときに
（またはユーザへ１バイト供給したときに）１だけ減分
することができ、またそれがゼロかどうか検査すること
ができる。

制御部３７は、次のデータまたは制御信号を供給する。

ＩＦ＝直接フィールド（ＬＳオペランドまたはＬＳアド
レス） ＡＬＵＯＰ＝ＡＬＵ命令コード（Δｄｄ，Ｓｕｂｔｒａ
ｃｔ１Ａｎｄ）Ｏｒ）Ｘｏｒ）Ｒｏｔａｔｅ）・・・） ＡＢＳ＝Ａバス発信元 ＢＢＳ＝Ｂバス発信元 ＬＳＯＰ＝ＬＳ命令コード（Ｒｅａｄ，　Ｗｒｉｔｅ１
ＮＯＯＰ） ＬＳＡ＝ＬＳアドレス制御 ＭＩ　ＳＣ−レジスタへの書込み、ＤＭＡ開始などのた
めのその他の制御。

ＭＩ論理回路は次の能力をもつ。

１）ＭＩ論理回路は、制御部で生成される直接値（ＩＦ
）と、ＬＳ位置または制御レジスタの内容の２つのオペ
ランドで算術演算とプール代数演算を行なうことができ
る。

２）ＭＩ論理回路は、ＭＵローカル・メモリＬＭ（９１
）に対し読取り／書込みアクセスを行なうことができる
。論理メモリ・アドレスとバイト・カウントは、それぞ
れＭＵアドレス・レジスタ（ＭＵＡ）及びＭＵカウント
・レジスタ（ＭＵ　ＣＴ）内で指定される。書込み中の
データ発信元（または読取り中の宛先）は、ＬＳアドレ
ス・レジスタ（ＬＳＡＲ）によってアドレスされるＬＳ
である。

３）ＭＩ論理回路は、接続要求とＭＢアドレス（識別子
）をｒＮＷ制御入カレジスタＪ　　ＣＮＷＣ１）にロー
ドし、「ＮＷ制御出力レジスタＪ　　（ＮＷＣＯ）に戻
される接続許可を待つことによって、相互接続ネットワ
ークＮＷを介するメモリ・バンクＭＢへの接続を確立す
ることができる。この接続は、同様にしてＮＷＣ　Ｉに
接続解除要求をロードし、ＮＷＣＯに許可が戻されるの
を待つことによって解除することができる。相互接続ネ
ットワークＮＷは本発明の主題ではないのでこれ以上は
説明しない（相互接続ネットワークについて記載した文
献については上記の第１節で述べた）。メモリ・バンク
ＭＢに対する接続が確立されると、Ｍ１論理回路は、そ
の接続を介して両方向データ転送を行なうことができる
。ＬＳＡＲが値Ａに、ＮＷカウント・レジスタ（ＮＷＣ
Ｔ）が値Ｎにそれぞれ初期設定されていると仮定した場
合、ＬＳ（Ａ）にあるＮバイトが読み出され、ＭＢに送
られる。このインバウンド・データ転送は、ＮＷＣＴ＝
Ｏ及びＬＳＡＲ＝Ａ＋Ｎで終了する。次いでＭＢが、受
信されてアドレスＡ＋Ｎで始まるＬＳに記憶されるバイ
ト・ストリングを戻すと考えられる。受け取ったバイト
数は、アウトバウンド転送の完了時にＮＷＣＴで利用で
きる。このようにして、コマンド及びコマンド応答が、
メモリ・インターフェースＭＩとメモリ・バンクＭＢの
間で交換される。

６．メモリ・インターフェース論理回路によるコマンド
処理 第７図の流れ図は、メモリ・インターフェース（ＭＩ）
論理回路内でのコマンド処理中に実行される各ステップ
を示す。具体的にいうと、これは、負荷均衡化技法の重
要な部分であるメモリ利用度（メモリ負荷状況）情報が
メモリ・コマンドの処理中にどのように扱われるかを示
すが、これは本発明にとって重要ではない。

ステップＡ：ＭＩは、（ＤＭＡ技法を用いて）ユーザの
ローカル・メモリＬＭ（９１）がらメモリ制御ワードＭ
ＣＷを読み取り、それ自体のローカル記憶装置ＬＳ内に
ＭＣＷを記憶する。次にＭＩはそのコマンドを復号する
。コマンドがＣＲＥＡＴＥコマンドか否かに応じて、次
に２つの異なるステップのうちの一方がとられる。

ステップＢ　１　（Ｃｍｄ＝ＣＲＥＡＴＥ）：負荷均衡
化技法に応じてメモリ・バンクの１つが選択される（第
７節で説明する選択）。現メモリ・バンクを表すＣＭＢ
変数（以下で説明）がセットアップされる。

ステップＢ２　（Ｃｍｄ＝ＣＲＥＡＴＥ以外のコマンド
）：このコマンドに使用されるメモリ・バンクＭＢは、
ＭＣＷのＬＲＡフィールドによって決定される（以下の
第７ｂ節参照）。（現メモリ・バンクを表す）ＣＭＢ変
数がセットアップされる。

ステップＣ：ＭＩは、相互接続ネットワークＮＷを介す
る現ＣＭＢによって表されるメモリ・バンクへの接続を
確立する。コマンドはローカル記憶装置ＬＳでセットア
ップされる（これは本発明にとって重要ではないのでこ
こでは詳しく説明しない）。ＬＳ内のコマンドの開始ア
ドレスがＬＳＡＲに入力され、コマンドのバイト・カウ
ントがレジスタＮＷＣＴにロードされる。次にコマンド
が選択されたメモリ・バンクＭＢに送られる。ＭＢから
コマンド応答が戻されるのを待つ。

ステップＤ：コマンド応答がＭＩ内で受け取られると処
理される（これは本発明にとって重要ではないので詳し
くは説明しない）。

ステップＥ：次にＭＩは（コマンド応答と共に受け取っ
た情報を使って）そのローカル記憶装置ＬＳ内でメモリ
状況ワードＭＳＷをセットアップする。次にＭＩは、Ｍ
ＳＷが開始するＬＳアドレスをＬＳＡＲにロードし、Ｍ
ＳＷのバイト・カウントをカウンタＭＵＣＴにロードし
、ＬＳからのＭＳＷをユーザのローカル・メモリにコピ
ーする。

最後に、相互接続ネットワークを介するＭＢへの接続が
解除される。

７．メモリ・インターフェースによるメモリ・バンクの
選択 メモリ・インターフェースＭＩがメモリ・コマンドを実
行するためにメモリ・バンクＭＢを選択しなくてはなら
ない状況が２つある。（ａ）ＣＲＥＡＴＥコマンドの場
合、新しいメモリ・バンクを選択しな《ではならない。

（ｂ）その他のすべてのメモリ・コマンドの場合、メモ
リ・バンクが（ＬＲＡパラメータから）わかっており、
ＭＩはこのＭＢをただちに識別することができる。

ａ）負荷均衡化技法によるＭＢの選択 新しいレコードを作成するためのメモリ・バンクＭＢの
選択は、負荷均衡化技法によって行なうことが好ましい
。この技法は、前に説明したように各メモリ・インター
フェースＭＩ内で利用できるメモリ負荷状況に関する知
識を利用するものである。負荷均衡化技法は、関連特許
出願第８８４８０１０１．０号の対象であるので、ここ
ではこれ以上説明しないことにする。

ＣＲＥＡＴＥコマンドでＭＢによって戻されるＬＲＡは
３２ビット識別子である。その識別子のビット８、９及
び１０に、ＭＢを指定するコードが含まれる（０００は
ＭＢ番号Ｏを表し、ＯＯ１はＭＢ番号工を表し、以下同
様である）。

したがって、ＭＩ論理回路は、どのＭＢに対して接続を
確立すべきかを知っている。

ＣＲＥＡＴＥ以外のコマンドの場合にＭＢを選択するに
は、（前のＣＲＥＡＴＥコマンド中にＬＳ内でコピーさ
れたばかりの”）ＭＣＷ内のＬＲＡフィールドを識別し
、そのうちビット８ないし１０を抽出し、この３ビット
・コードをＣＭＢ内で使用される８ビット・フォーマッ
トに変換し、得られた値をＣＭＢにロードする。これは
きわめて簡単な装置によって行なわれるので、これ以上
は説明しない。

８．ＰＭＣＥの構造 第１０図は、メモリ・バンクのＰＭＣＥ１２及びデータ
・メモリ１０３部ＲＡＷ　　ＭＥＭＯＲＹの全体構造を
示す。

メモリ・ユーザ１１、メモリ・インターフェースＭＩ１
３、相互接続ネットワークＮＷ１５及び第６図に関して
説明したものと類似のネットワーク・ボート３３も、デ
ータ・メモリ１０３、ＰＭＣＥ１２及び第１図に示され
ている残りの装置との間の連結を示すために概略的に表
してある。

ＰＭＣＥは基本的に、メモリ・ユーザによって供給され
る高水準コマンドを処理するためのマイクロプロセッサ
１０１を含む。高水準コマンドの処理は、プログラム・
メモリ１１７に内蔵されているマイクロプログラムによ
って行なわれる。コマンド依存マイクロプログラムの各
ステップについては後で説明する。

ＰＭＣＥ１２は、さらにマイクロプロセッサのデータ・
バス１０４、アドレス・バス１０６及び制御バス１０８
に接続されたローカル記憶装置ＬＳ１１３を含む。それ
らのバスはデータ・メモリ１０３及びネットワーク・ボ
ート３３と並列に設けられる。ローカル記憶装置ＬＳ１
１３は実際には２ボート・メモリであり、その第２ポー
トによリ、テータ・バス１１０、アドレス・バス１１２
及び読取り／書込みコマンド・リード１１４を介してネ
ットワーク・ボート３３に接続されている。

最後に、ＮＷポート３３には、入力アドレス・カウンタ
ＩＡＣ１１９が含まれる。カウンタＩＡＣの状況は、リ
ード１１６を介して、マイクロプロセッサ１０１によっ
て読み取られる。

この構造に関して、次にＰＭＣＥ　１　２の動作を説明
する。

９．ＰＭＣＥの動作原理 メモリ・ユーザＭＵ１１がＭＩ１３、ＭＷ１５及びＮＷ
ボート３３を介してローカル記憶装置１１３に高水準コ
マンドを送るとき、このコマンドはデータ・バス１１０
に供給され、ＬＳのアドレス・バス１１２で指定される
アドレスに書き込まれる。伝送された高水準コマンドが
、たとえば１２バイトのコマンド・ヘッダとデータ・メ
モリ１０３に転送されるＮバイトのデータを含むＰＵＴ
コマンドである場合、コマンド識別コードを含むヘッダ
がバス１０２を介して直接マイクロプロセッサ１０１に
送られる。したがって、マイクロプロセッサ１０１は、
処理すべき高水準言語があることを通知され、どの高水
準言語を受け取ったか判定するために前記コマンド・ヘ
ッダが復号される。

それがＰＵＴである場合、ＮバイトのデータがＮＷボー
ト３３及びバス１０２及び１０４によってローカル記憶
装置ＬＳ１１３に送られる。ＮＷボート３３は、第６図
に関して説明したＮＷボートとは異なり、従属ボートと
して働く。

その間に、ＬＳ１１３が受け取ったバイト数が、入力ア
ドレス・カウンタＩＡＣ１１９によってカウントされ、
データ・メモリ・バッファ１１５が満杯になるのに十分
な所定のバイト数が送信された場合には、コマンド・リ
ード１１８を介してマイクロプロセッサ１０１が通知を
受ける。そうすると、マイクロプロセッサは、データ・
メモリ１０３に向けて、ＬＳ１１３に記憶されている受
信済データ・バイトの転送を開始する。高水準コマンド
がたとえばＰＵＴの場合、マイクロプロセッサは、バス
１０４、１０６、１０８を介してＬＳ１１３からＰＵＴ
コマンドに付随するＮバイトのデータを読み取り、デー
タ・メモリ内のＰＵＴコマンド内で指定された論理レコ
ード・アドレスに対応するアドレスにデータを転送する
。データ・バイトがデータ・メモリ１０３に記憶される
バッファ１１５の物理アドレスは、論理レコード・アド
レスの知識からスタートして物理バッファ・アドレスを
決定するアドレス変換機構によって決定される。この変
換機構についてはさらに詳しく説明する。

コマンドの終り（ＥＯＣ）区切り文字を待ち、入力アド
レス・カウンタＩＡＣ１１９がデータ・バッファが満杯
になるのに十分なバイトをカウントし終える前にＮＷボ
ート内でＥＯＣが復号されても、ＬＳ１１３内に記憶さ
れているコマンドのデータ・バイトは、マイクロプロセ
・ソサ１０１によってデータ・メモリ１０３に転送され
る。マイクロプロセッサは、リード１１８を介してＮＷ
ボート３３によってＥＯＣの到着を通知される。ＩＡＣ
１１９によってリード１１８が正常に活動される前にＥ
ＯＣが検出された場合は、５１２／’イトのデータ・メ
モリ１０３のデータ・ノく・ソファ１１５が満杯になる
のに十分なデータ・バイトがＰＵＴコマンド（ＬＳ内に
記憶される）に存在しないことを意味するにすぎない。

ＰＵＴコマンド内のデータ・バイトがデータ・メモリ１
０３に送られた後、マイクロプロセ・ンサは、ＬＳ１１
３にコマンド応答（そのフオーマ・ソトは第４Ａ図に示
す）を記憶し、メモリ・ユーザＭＵ１１に、（制御バス
１０３、１１６を介して）ローカル記憶装置ＬＳ１１３
からコマンド応答を得るよう要求する。

ＰＵＴコマンドに関して説明したＰＭＣＥ　１　２要素
の動作はＧＥＴコマンドの場合に酷似していることに留
意されたい。このコマンドの場合、データ・バイトの流
れが逆になる。したがって、ＧＥＴコマンドの場合のＰ
ＭＣＥの動作については完全な説明を行なわないが、Ｐ
ＵＴコマンドに関する説明を読めば容易に推測できる。

さらに、データ・バイトの転送を含まないＣＲＥＡＴＥ
コマンドまたはＲＥＬＥＡＳＥコマンドの場合のＰＭＣ
Ｂ動作については後で要約する（第１１節）。

１０．データ・メモリの構造 データ・メモリ１０３には、データ・バッファを含む第
１のセクション１０３ａ　（たとえば５１２バイトの内
容を含むバッファ１個）と、メモリ管理表１０７、１０
９、１１１を含む第２のセクシロン１０３ｂが含まれる
。前記メモリ管理表に４２一 は、各ＬＲＡにつき１個のエントリがある論理レコード
・ディレクトリ１０７が含まれ、このエントリ内に、レ
コード内の変位値に対応する物理アドレスを指示するの
に必要なすべての情報が供給される。メモリ管理表には
また、空きバッファ・リスト１０９と空きトークン・リ
ストＦＴＬ１１１が含まれる。これらはすべてＲＡＭメ
モリによって実現される。本発明の典型的な実施態様で
は、ＬＲＡディレクトリ１０７、ＦＢＬ１０９及びＦＴ
Ｌ１１１に使用されるメモリ・スペースは、大域データ
・メモリ１０３の約５％である。

次にＬＲＡディレクトリ１０７、ＦＢＬ１０９及びＦＴ
Ｌ　１　１　１の構造と使い方について、前記装置を使
用する関連する高水準コマンドに関して説明する。

第１１Ａ図に示すようなＬＲＡディレクトリ１０７は論
理／物理アドレス変換に使用される。

最大６４キロバイトのデータまたは５１２バイトのバッ
ファ１２８個を含むクラス１レコードの場合、ＬＲＡデ
ィレクトリ（１０７）は、各ＬＲＡごとに１つのポイン
タＰＴＲを含む。このポインタＰＴＲは、それぞれ１バ
イトの１２８個の基本ポインタＰＯないしＰ１２７から
なる。これらの基本ポインタは、バッファＢＯないしＢ
１２７の物理アドレスをもたらす。これは実際にはそれ
らの最初のバイトの物理アドレスである。

したがって、バッファＢＯに対応する第１のポインタＰ
Ｏ（第１０図を参照）はまた、論理レコード・アドレス
ＬＲＡ内の変位Ｄ＝ＯないしＤ＝５１１に対応し、第２
のポインタＰ１は、ＬＲＡ内の変位Ｄ５１２ないし１０
２３に対応し、以下同様である。

したがって、論理レコード・アドレスＬＲＡ及び変位Ｄ
によって高水準コマンド内で定義される１バイトの情報
に関して、バッファ内の情報バイトの物理アドレスは、
変位Ｄを５１２（バ、ソファの長さ）で割った余りによ
って与えられる。この被除数はバッファ・ポインタＰＯ
ないしＰ１２７のランクである。

さらに、バッファ・ポインタＰｉ　（ｉ＝ｏないし１２
７）がｏｏｏｏｏｏｏｏバイトに等しい場合は、対応す
る変位をサポートできるだけのバッファが割り振られて
いないことを意味することに留意されたい。

空きバッファ・リストＦＢＬ１０９は、バッファの割振
りに使用され、第１１Ｂ図に関して説明する。メモリ・
バンクの内容が４メガバイトで、５１２バイトのバッフ
ァに区分されている場合、空きバッファ・リストは、初
期設定時に８０００個の空きバッファを含むことになる
。これら８０００個のバッファのアドレスは、４バイト
のアドレス・ワードによって与えられ、ＦＢＬは動作中
に３２キロバイトのサイズとなる。

第１の空きバッファのアドレスは、空キバッファ・ポイ
ンタＦＢＰによって与えられる。これは、次のバッファ
割振りによってレコードに割り振られるバッファのアド
レスを指示する。このバッファが割り振られると、ポイ
ンタはＦＢＰ　’の位置に移動し、データ・メモリ１０
３内の次の空きバッファのアドレスを指示する。したが
って、以一４５ 前に割り振られた（現在使用中の）バッファのアドレス
は、すでにＦＢＬ内には存在せず、したがって所与のバ
ッファが２度割り振られることはない。

本発明によれば、所与の高水準コマンドに対応する物理
データ・バッファＢ１、Ｂ２、Ｂ３、・・・は、テータ
・バッファ・セクション１０３の任意の場所に置くこと
ができる。ただし、前記バッファは、決められたユーザ
に割り振られるときには必ず空き状態でなくてはならな
い。

空きトークン・リストＦＴＬＩＩＩは、レコードに論理
アドレス（すなわちトークン）を割り振るのに使用され
、これについては第１１Ｃ図に関して説明する。ＦＴＬ
１１１は所与の瞬間に空いている４バイトの論理レコー
ド・アドレスの集合を含むメモリ要素である。ＦＴＬ１
１１のバイト単位で表したサイズは、バンク・サイズ（
バイト単位）をレコード内の最小バイト数（５１２バイ
トまたは１バッファ・サイズ）で割り、４を掛けた結果
によって与えられる。４を掛けるのはＬＲＡが４バイト
にわたっているためである。

一４６ 論理レコード・アドレスのスタックの最初の空きＬＲＡ
は、空きトークン・リスト・ポインタ（ＦＴＬＰ）によ
って指示される。たとえばＣＲＥＡＴＥコマンド用に新
しいＬＲＡが必要になると、ＦＴＬＰによって指示され
るＬＲＡが読み取られ、新しいレコードの作成に用いら
れる。次にＦＴＬＰがＦＴＬＰ“で更新され、ＬＲＡの
スタックの一番上に移される。

所与のＬＲＡが複数の物理レコードに与えられないよう
に、ＬＲＡは共用メモリ全体に対して一義的なものでな
くてはならないことに留意されたい。したがってＦＴＬ
１１１内に記憶されている各空きＬＲＡの最初の３ビッ
トは、メモリ・バンク番号（８つのうちの１つ）を示し
、４バイトの残り部分は、所与のバンク内の論理レコー
ド・アドレスを識別する。

１１．ＰＭＣＥによる高水準コマンドの実行前述のよう
なＰＭＣＥ１２及びデータ・メモリ１０３の構造に関し
て、高水準コマンドを実行するためマイクロプロセッサ
１０１によって実行されるルーチンの各ステップを次に
要約する。

ＣＲＥＡＴＥコマンド １．メモリに記憶するレコードに論理レコード・アドレ
スＬＲＡを割り振る。

２．前記ＬＲＡを含む応答ワード（第４Ａ図を参照）を
セットアップし、これをネットワーク・ボート３３に伝
送する。

３．応答ワードをメモリ・ユーザＭＵに送信させるネッ
トワーク・ボート３３を始動する。

４．脱出する。

ＲＥＬＥＡＳＥコマンド ＲＥＬＥＡＳＥコマンドは、ＬＲＡ自体及びその影響を
受ける物理メモリ・バッファのすべてを解除しなくては
ならない。第１１Ａ図に関して説明したように、使用中
のバッファは、バイトＯ（たとえば８つのゼロを含む）
とは異なるポインタＰｉ（ｉ二〇ないし１２７）によっ
て認識される。したがって、すべてのバッファを解放す
るには、ＬＲＡによってアドレスされる１２８バイトの
ポインタのすべてのポインタＰｉに０バイトを書き込む
必要がある。さらに、ＬＲＡを解放するには、空きトー
クン・リスト１１１（第１１Ｃ図を参照）の一番上に前
記ＬＲＡを加えなくてはならない。以下にそのステップ
を要約する。

１．解放すべきＬＲＡを使ってＬＲＡディレクトリにア
クセスする。

２．ＬＲＡディレクトリのＬＲＡで指示されるアドレス
に、すべてのＰｉについてＰｉ＝Ｏを書き込んで、ＬＲ
Ａに割り振られたすべてのバッファを解放する。

３．空きトークン・リスト１１１の一番上にＬＲＡを書
き込む。これにより、目的とするＬＲＡが解放され、新
しいレコードに使用できるようになる。

ＰＵＴコマンド これは、ＬＲＡ，変位、及びＮバイトのデータを転送さ
せる。そのステップを次に要約する。

１．ＬＲＡ及びＤを物理アドレスに変換する。

２．ＬＲＡにバッファが割り振られているかどうか検査
する。

（たとえば：Ｐｉ７！すべて０） ２．ａ．ノーの場合はＬＲＡにバッファを割り振る。

２．ｂ．イエスの場合は、ＩＡＣ１１９またはＥＯＣを
検査する。

これは、ＬＳ１１３内に十分なデータが存在しているか
（ＩＡＣ）、またはＰＵＴコマンドに対応するすべての
データ・バイトがそこに存在するか（ＥＯＣ）を検査す
る。

３，すべてのデータ・バイトをＬＳ１１３がら以前に割
り振られたバッファに移す。

４．ＤをＤ′に更新する。ただしＤ　’　＝ＬＲＡによ
って指定されるレコードの次のバッファの最初のバイト
の変位である。

５．ＥＯＣを受信したかどうか検査する。

５．ａ．ノーの場合、１に戻って（ＬＲＡ，Ｄ“）を物
理アドレスに変換する。

６．ｂ．　イエスの場合、ＰＵＴコマンドへの５バイト
の応答ワードをＬＳ１１３ 内で生成する。

５０　一 ６．メモリ・ユーザへの応答を送るためＮＷボート３３
を始動する。

７．脱出する。

ＧＥＴコマンド これは、ＬＲＡ，変位Ｄ１及びＮ個のバイトをデータ・
メモリ１０３から獲得させる。実行されるステップは次
のとおりである。

１。ＬＲＡ１Ｄを物理アドレスに変換する。

２．物理アドレスが、少なくとも１つの割り振られたバ
ッファに対応しているかどうか検査する。

２．ａ．ノーの場合、エラー標識を生成する。

これは、前のＣＲＥＡＴＥコマンド によってバッファが割り振られてい なくてはならないからである。

２．ｂ．イエスの場合、３へ進む。

３．データ・メモリから１バッファをローカル記憶装置
ＬＳ１１３へ移す。

４．変位ＤをＤ“に更新する。

５．データ・バイト・カウントがすべてなくなったかど
うか検査する。

５．ａ．ノーの場合、１へ戻る（Ｄ’を物理アドレスに
変換しなくてはならな い。） ５．ｂ．イエスの場合、ＧＥＴコマンドへの５バイトの
コマンド応答ワードを生 成する。

６．メモリ・ユーザに応答を送るためＮＷボート３３を
始動する。

７．脱山する。

Ｅ．発明の効果 本発明により、メモリ内の情報の物理的位置に対する透
過性が最適のレベルで、ユーザまたはマルチプロセッサ
が共用メモリを介して通信を行なえるような形で、マル
チプロセッサ環境で単純かつ融通性のあるメモリ・アク
セスを行なえる共用知能メモリが実現された。

【図面の簡単な説明】

第１図は、本発明が使用される、共用記憶装置を備えた
複数ユーザ・システムの全機器構成のブロック図である
。 第２図は、第１図のシステムにおけるメモリ・アクセス
に関する情報の流れ及びステップ・シーケンスを示す説
明図である。 第３Ａ図は、論理レコード・アドレス（ＬＲＡ）のフォ
ーマットを示す説明図である。 第３Ｂ図は、レコード内の変位Ｄのフォーマットを示す
説明図である。 第４Ａ図は、第１図のシステムで記憶動作に使用される
コマンド及びコマンド応答のフォーマットを示す説明図
である。 第４Ｂ図は、第４Ａ図に示したコマンドの一部で使用さ
れる待ち行列制御ブロックのフォーマットを示す説明図
である。 第５図は、ユーザのローカル・メモリに記憶され、ユー
ザとそのメモリ・インターフェースの間での情報転送に
使用される、メモリ制御ブロックのフォーマットを示す
説明図である。 第６図は、第１図のシステム内でユーザと共用メモリを
相互接続するメモリ・インターフェース（ＭＩ）のブロ
ック図である。 第７図は、メモリ・インターフェース論理回路内でのメ
モリ・コマンド処理の流れ図である。 第８図は、ＥＮＱまたはＤＥＱコマンドの動作原理の概
略説明図である。 第９図は、第８図のＥＮＱ／ＤＥＱコマンドが実行され
る待ち行列の概略説明図である。 第１０図は、パケット・メモリ・コマンド・エグゼキュ
ータとメモリ・バンク内のデータ・メモリのブロック図
である。 第１１Ａ図は、論理／物理アドレス変換に使用されるＬ
ＲＡディレクトリの概略説明図である。 第１１Ｂ図は、第１０図に示す空きバッファ・リストＦ
ＢＬの概略説明図である。 第１１Ｃ図は、第１０図に示す空きトークン・リストＦ
ＴＬの概略説明図である。 １１・・・・メモリ・ユーザ（ＭＵ）、１２・・・・パ
ケット・メモリ・コマンド・エグゼキュータ（ＰＭＣＥ
）、１３・・・・メモリ・インターフェース（ＭＩ）、
１５・・・・相互接続ネットワーク（Ｎ一５４＝ Ｗ） １７・・・・共用メモリ （ＰＭ） １７Ａ〜１ ７Ｎ・・・・メモリ バンク （ＭＢ）

Claims (1)

1. 【特許請求の範囲】 大域共用メモリ・スペースを定義する複数のメモリ・バ
   ンクを含む、相互接続ネットワークを介して共用メモリ
   に連結された複数のメモリ・ユーザのプロセッサを相互
   接続するための装置であって、 ＊前記メモリ・スペースにレコードを記憶し、またはそ
   こからレコードを検索するためにメモリ・ユーザによっ
   て発行され、前記レコードの論理アドレスのみを使用す
   る１組の高水準コマンドを、前記ネットワークを介して
   前記メモリ・バンクに提示するための手段と、 ＊各メモリ・バンクに組み込まれた、論理アドレスに応
   じて前記レコードの物理アドレスを検索し、前記高水準
   コマンドを実行するための手段とを含むプロセッサ相互
   接続装置。