JPH01106138A - 連想記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキーワード（検索データ）に基づいて関連する
データ（記憶データ）を読み書きする連想記憶装置に関
する。

〔従来の技術〕

従来の装置は、特公昭５７−５２６７２号公報に記載の
ように、検索データを用いて連想記憶装置内に関連する
データを読み書きする場合、検索データをそのまま内部
メモリのアドレスとしていた。

しかし、これでは検索データのビット幅により記憶する
データ数つまシ記憶容量が一意的に決定してしまう。た
とえば、検索データがｍビットとすると記憶データ数は
２１′１個となる。検索データのビット幅が大きい場合
、データを記憶するメモリ容量が膨大となってしまう。

−また、検索データの一部を内部メモリのアドレスとし
た場合でも、メモリ容量を少なく抑えることは可能であ
るが、異なる検索データであるにもかかわらず、同じ内
部アドレスのメモリが割当てられ、一方の検索データで
は正常に関連する記憶データを読み書きできるが、他方
の検索データでは正常に読み書きできないことが発生す
る。つまシ、扱うデータのビット幅と連想記憶装置内の
記憶容量の設定の自由度がなく、この点で配慮されてい
なかった。

〔発明が解決しようとする問題点〕

本発明の目的は、上記従来技術で問題があった扱う検索
データのビット幅と連想記憶装置内の記憶容量を独立に
設定することを可能とし１回路規模に自由度を持たせる
ことにある。たとえば、検索データがｍビットの場合で
あっても、記憶容量の設定は２′１個以下でもよい。（
時として２ｍ個以上でもよい。）また、記憶容量を少な
く抑えたために％異なる検索データであるにもかかわら
ず、同じ内部アドレスのメモリを割り当てられることが
発生した場合でも、それぞれの検索データに対して関連
する記憶データの読み書きを可能にすることＫある。

〔問題点を解決するための手段〕

上記目的である扱う検索データのビット幅と連想記憶装
置内の記憶容量を独立に設定することを可能とするＫは
、検索データを連想記憶装置の内部アドレスに変換する
内部アドレス発生回路を設けるととＫよシ達成される。

また、記憶容量を少なく抑えたために、異なる検索デー
タであるＫもかかわらず、同じ内部アドレスのメモリを
割り当てられた場合でも、内部アドレスを操作するアド
レスカウンタ、メモリの使用状態を示すメモリ使用状態
ピット、検索データと記憶されているデータとを比較す
る比較器からなる検索機構によシ、それぞれの検索デー
タに対してそれぞれの関連する記憶データの読み書きを
可能にする。

〔作用〕

内部アドレス発生回路によシ、検索データのビット幅を
連想記憶装置内部の任意Ｋｌ定した記憶容量のアドレス
に必要なビット幅に変換する。これにより、検索データ
のビット幅と連想記憶装置内の記憶容量を独立に設定で
きる。たとえば、検索データのビット幅をｍビットとし
た場合、内部メモリ容量は２１１個以下に設定すること
が可能となる。

ここで、検索データをｍビットとし、記憶容量を２１１
個以下とした場合、異なる検索データに対して、格納場
所に同じ内部アドレスのメモリを割シ当てることが発呈
するのは明らかである。これを衝突と言う。この衝突を
各回路からなる検索機構により、次のように回避するこ
とができる。

書き込み時について説明する。外部より連想記憶装置に
対して検索データとそれに関連する記憶データを与える
。検索データを内部アドレス発生回路で内部アドレスに
変換し、アドレスカウンタに設定後、そのアドレスのメ
モリの内容を調べる。

制御回路がそのメモリのメモリ使用状態ピットを判断し
、メモリが空いていれば検索データとそれに関連する記
憶データをそのアドレスのメモリに格納する。もし空い
ていなければ、制御回路はアドレスカウンタを操作し、
他の空メモリが見つかるまであるいは中断するまで同様
な動作を繰り返す。空メモリが見つからず中断した場合
は、外部に対して、そのメツセージを示すのがよい。

胱出し時について説明する。外部よシ連想記憶装置に対
して検索データを与える。検索データを内部アドレス発
生回路で内部アドレスに変換し、アドレスカウンタに設
定後、そのアドレスのメモリの内容を調べる。制御回路
はそのメモリのメモリ使用状態ピットでデータが格納さ
れているか判断する。格納されていれば、外部より与え
た検索データとそのメモリに格納されている検索データ
を比較器で比較し、一致すれば探しているデータである
から、同じアドレスのメモリに格納されている記憶デー
タを外部に対して出力する。一方。

一致しない場合、あるいはデータが削除されたあとの空
きメモリであることをメモリ・使用状態と。

トから判断した場合、制御回路がアドレスカウンタを操
作し、他のメモリに対して同様な動作を繰り返す。この
動作は、目的のデータが見つかるまで、あるいはないと
判断するまで繰シ返す。ないと判断した場合は外部に対
して、そのメツセージを示すのがよい。このようにして
衝突が発生した場合でも回避することができる。

〔実施例〕

以下、本発明の一実施例を図に基づいて説明する。第１
図に連想記憶装置のブロック図を示す。

ブロック図の構成は、外部よシ検索データを一時格納す
る検索データレジスタ２、検索データに関連する記憶デ
ータの外部との受は渡しを行なう記憶データレジスタ６
、外部よシ動作の指示を受けたり、外部に連想記憶装置
内部の情報出力したシ、各ブロックの制御を行なう制御
回路５、検索データを内部アドレスに変換する内部アド
レス発生回路３、変換した内部アドレスをロードし、連
想記憶装置内のメモリへのポインタとなるアドレスカウ
ンタ４、読出し、削除動作において探しているデータか
どうか判断するために外部から与える検索データと内部
メモリに記憶している検索データを比較する比較器７、
各データを格納するメモリセル８からなる。また、第２
図にその詳細を示すように、メモリセルの１ワードはメ
モリの使用状態を示すメモリ使用状態ビットフィールド
９、検索データを格納する検索データフィールド１０、
検索データに関連する記憶データを格納する記憶データ
フィールド１１からなる。さらにメモリ使用状態ビット
フィールド９は、メモリにデータが格納されているかど
うかを示す存在ビット１２、−度でもメモリにデータが
格納されたことを示す履歴ビット１３からなる。

次に実施例の各動作について説明する。

初期化動作について説明する。ＣＰＵ１は制御回路５に
対してデータバスＡと制御信号Ｂをもって初期化動作の
指示を与える。制御回路５は制御信号Ｅでアドレスカウ
ンタ４をクリアし、その出力を０とする。出力は内部ア
ドレスバスＪでアドレスとしてメモリセル８に与えられ
る。アドレスカウンタ４０指し示すメモＩＪ　Ｋおける
メモリ使用状態ビットフィールド９の履歴ビット１２と
存在ビットをクリアする。ここで、履歴ビット１２にお
いては一度もそのアドレスのメモリにデータが格納され
たことがない状態を＠０″、−度でもそのアドレスのメ
モリにデータが格納されたことがある状態を″１１１．
存在ビット１３においてはそのアドレスのメモリにデー
タが格納されていない状態を“０”、そのアドレスのメ
モリにデータが格納されている状態を“１”とすると、
両ピッ）　１２．１３共に“０＃とする。制御回路５は
アドレスカウンタ４を１つずつインクリメントしながら
同様な動作をすべてのワードに対して行なう。初期化動
作として重要なことは、履歴ビット１２、存在ビット１
３をクリアつ一１″″０１にすることであり、その方法
・順序はシステムによる。

書き込み動作について説明する。ＣＰＵ１は制御回路５
に対してデータバスＡと制御信号Ｂをもって書き込み動
作の指示を与える。ＣＰＵ１はＳビットの検索データＸ
を検索データレジスタ２に書き込み、その検索データＸ
に関連付けられたｔピットの記憶データＹを記憶データ
レジスタ６に書き込む。ここで、検索データレジスタ２
はＳビット以上、記憶データレジスタ６はｔビット以上
とする。制御回路５は両データＸ−Ｙが両レジスタ２・
６に書き込まれた状態で内部動作を起こすようにする。

検索データレジスタ２に書き込まれた検索データＸはデ
ータバスＨを介して内部アドレス発生回路３に送られ％
　Ｓビットの内部アドレスＸに変換される。ここで検索
データＸの変換前後のビット幅日と８′の大きさはｓ（
ｓ’　、　ｓ＝ｓ’　、　ｓ）ｓのいずれでもよい。内
部アドレスＸ′はデータバスＩを介してアドレスカウン
タ４にロードされ、その出力は内部アドレスバスＪを介
してメモリセル８にアドレスとして与えられる。ここで
アドレスカウンタ４の出力の最大値はメモリセル８の最
大アドレスに相当する。データの格納先で衝突のない場
合について、第３−１１図、第３−１２図を用いて説明
する。アドレスカウンタ４の出力Ｘ′をアドレスとする
メモリの内容を第３−１１図に示す、このメモリの存在
ビット１３が１０＃であるため、このメモリは空メモリ
であり、データが格納できる。この内容をデータバスＫ
を介して制御回路５が判断する。この時、履歴ビット１
２の内容は１０”でも′１”でもよい。検索データＸは
データバスＨを介してアドレスＸ′の検索データフィー
ルド１０に、記憶データＹは同じアドレスＸ′の記憶デ
ータフィールドに格納され、履歴ビット１２、存在ビッ
ト１３は共に＠１”とし、第３−１２図のようになる。

以上で書き込み動作が終了する。次にデータの格納先で
衝突が発生した場合について、第３−２１図、第３−２
２図を用いて説明する。アドレスカウンタ４の出力Ｘ′
をアドレスとするメモリの内容を第３−２１図に示す。

このメモリの存在ビット１３が１１”であるため、すで
にデータが格納されている。この内容をデータバスＫを
介して制御回路５が判断する。制御回路５は制御信号Ｅ
を介してアドレスカウンタ４の出力Ｘ′を１つインクリ
メントし、出力をＸ′＋１とする。ｘ′＋１をアドレス
とするメモリの存在ビット１３は“０＃であるため、こ
のメモリは空メモリであシ、データが格納できる。以下
、衝突のない場合と同様な動作を行ない、第５−２２因
のようになる。もし、アドレスカウンタ４の出力を１つ
インクリメントしても空メモリが見つからない場合は同
様の動作を見つかるまで繰返すか動作を途中で中断する
。

削除動作について説明する。ＣＰＵＩは制御回路５に対
してデータバスＡと制御信号Ｂをもって削除動作の指示
を与える。ＣＰＵＩは削除したい検索データＸを検索デ
ータレジスタ２に書き込む。制御回路５は検索データＸ
が書き込まれた状態で内部動作を起こすようにする。検
索データレジスタ２に書き込まれた検索データＸはデー
タバスＨを介して内部アドレス発生回路３に送られ、内
部アドレスＸ′に変換される。内部アドレスＸ′はデー
タバス１を介してアドレスカウンタ４にロードされ、そ
の出力は内部アドレスバスＪを介してメモリセル８にア
ドレスとして与えられる。削除したいデータが検索初回
で見つかる場合について、第４−１１図、第４−１２図
を用いて説明する。アドレスカウンタ４の出力Ｘ′をア
ドレスとするメモリの内容を第４−１１図に示す。この
メモリの存在ビット１５が１”であるため、このメモリ
はデータが格納されている。この内容をデータバスＫを
介して制御回路５が判断する。次に検索データレジスタ
２に書き込まれている検索データＸとアドレスＸ′の検
索データフィールド１０に格納されている検索データＸ
を比較器７で比較する。検索データが一致するので制御
信号Ｇを介して一致信号を制御回路５に与える。制御回
路５は一致信号によシ探していたデータが見つかったこ
とを知シ、アドレスＸに格納されている検索データＸと
記憶データＹを削除するため、アドレスＸ′の存在ビッ
トを加“とする。その結果、アドレスＸ′の内容は第４
−１２図のようになる。以上で削除動作は終了する。

削除したいデータが検索初回で見つからない場合につい
て、第４−２１図、第４−２２図を用いて説明する。ア
ドレスカウンタ４の出力Ｘ′をアドレスとするメモリの
内容を第４−２１図に示す。このメモリの存在ビット１
３が＠１”であるため、このメモリはデータが格納され
ている。この内容をデータバスＫを介して制御回路５が
判断する８次に検索データレジスタ２に書き込まれてい
る検索データＸとアドレスＸ′の検索データフィールド
１０に格納されている検索データ２を比較器７で比較す
る。

検索データが一致しないので制御信号Ｇを介して不一致
信号を制御回路５に与える。制御回路５は不一致信号に
よシ探しているデータでないことを知シ、制御信号Ｅを
介してアドレスカウンタ４の出力を１つインクリメント
し、出力をＸ′＋１とする。ｘ′＋１をアドレスとする
メモリの存在ビット１３は０”であるためこのメモリは
データが削除されて格納されていない。しかし、履歴ビ
ット１２は１１”であるため、データ格納時にアドレス
Ｘ′＋１のメモリにはデータが格納されておシ、そのた
めより上位のアドレスのメモリに格納した可能性がある
。このことを制御回路５はデータバスＫを介して判断し
、データの検索を続行する。制御回路５は制御信号Ｅを
介してアドレスカウンタ４の出力を１つインクリメント
し、出力をＸ′＋２とする。Ｘ′＋２をアドレスとする
メモリの存在ビット１３は＠１”であシ、このメモリは
データが格納されている。この内容を制御回路５はデー
タバスＫを介して判断する。次に検索データレジスタ２
に書込まれている検索データＸとアドレスＸ′＋２の検
索データフィールド１０に格納されている検索データＸ
を比較器７で比較する。検索データが一致するので、以
後の動作は削除したいデータが検索初回で見つかる場合
と同様である。その結果を第４−２２図に示す。もし、
検索中に履歴ビット１２が”０″、存在ビット１３が“
０″であった場合、削除したいデータがないことを示し
ている。この場合は連想記憶装置の外部に対してこのこ
とをメツセージとして出力するようにする。

読出し動作について説明する。読出し動作の検索動作は
削除動作のそれと同様である。異なる部分は、削除動作
においては目的のデータの格納されているアドレスがわ
かった場合、そのメモリの存在ビット１３を″０”にし
て動作が終了したのに対し、読出し動作においては目的
のデータの格納されているアドレスがわかった場合、同
じアドレスの記憶データフィールド１１に格納されてい
る記憶データをデータバスＭを介して記憶データレジス
タ６に格納し、読出し動作が終了する。

内部アドレス発生回路３について述べる。内部アドレス
発生回路３はデータバスＨを介して検索データレジスタ
２より与えられる入力に対し、それぞれ必ず一つの出力
を行なう回路である。入力と出力のビット幅については
任意であり、入力に対しどのような出力をするかは内部
アドレス発生回路３の構成や設定による。

内部アドレス発生回路３の実施例としては簡単にデータ
バスＨからの入力をそのままデータパスエへの出力とし
てもよい。また他に、入力線と出力線の組合わせを変え
たもの（第５−１図）、入力線を間引いた出力（第５−
２図）、一部出力の固定（第５−３図）、組合わせ論理
回路（第５−４図）、入力をアドレス、出力を各アドレ
スの内容とするＲＯＭまたはＲＡＭ　（第５−５図）な
どがある。

アドレスカウンタ４について述べる。前記実施例では検
索において目的のデータが見つからない場合、アドレス
カウンタ４の出力を１つインクリメントし検索を続行す
る。アドレスカウンタ４としては検索の初めに格納され
るデータを初期値とする数列を出力することになるが％
　１つの初期値に対しては必ず同じ数列を出力するもの
であればアドレスカウンタ４の出力をどのような操作し
てもよい。従って、１つずつディクリメントしてもよい
。また、アドレスカウンタ４の出力にある値を加減乗除
してその出力としてもよい。ここである値とは定数、検
索データレジスタ２の出力、内部アドレス発生回路３の
出力などがある。以上の操作を行なう場合、アドレスカ
ウンタ４の出力はメモリセル８の最大アドレスを越えな
いものとする。また、メモリセル８のアドレスは連続と
し。

その最大値はどんな値でも良いが特に表敷が良い。

上述の連想記憶装置について補足する。初期化以外にデ
ータの削除を必要としない場合は履歴ビット１２はなく
ても良い。第１図の検索データフィールドの入出力バス
をＨとＬに分けたが、データがバス上で衝突しなければ
入出力口は１つのバスでもよい。実施例では動作を時系
列に説明したが両ビットの判断検索データの比較やデー
タの読み書きの内、可能ならば並列に処理してもよい。

検索データｍビットに対して、２”（ｎ＜：ｍ）ワード
のメモリセルが一般的であるが、ｎ〉ｍでも有効である
。

〔発明の効果〕

本発明によれば、扱う検索データのビット幅と独立に連
想記憶装置内の記憶容量を設定できるため、システムに
合わせた規模の連想記憶装置を構成できる。また、格納
するデータは少ない検索回数つまり高速に読み書きが可
能である。さらに、ＭＯＳメモリ等の市販の半導体記憶
素子を利用できるため、大容量の連想記憶装置を極めて
安価に実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は内部
メモリセルのフィールド構成図、第３図〜第１０図は各
動作前後におけるメモリセルの内容説明図、第１１図〜
第１５図は内部アドレス発生回路の説明図である。 ３・・・内部アドレス発生回路、４・・・アドレスカウ
ンタ、５・・・制御回路、７・・・比較器、８・・・メ
モリセル、９・・・メそり使用状態ビットフィー／ｌ／
　）”、１０・・・検索データフィールド、１１・・・
記憶データフィールド、１２・・・履歴ビット、１３・
・・存在ビット。 代理人　弁理士　小川勝男　　７・ 第１Ｌ￥］ 第３図 第　４　図 系　５　図 第　ｂ　図 第　ｑ　図 Ｍ　８　図 差　９　口 第　１０　　図

Claims (1)

【特許請求の範囲】
1. １、検索データを用いて、それに関連する記憶データを
   入出力できる連想記憶装置において、検索データとそれ
   に関連する記憶データを格納する内部メモリと、検索デ
   ータを内部アドレスに変換する内部アドレス発生回路と
   、内部メモリのアドレスポインタとなるアドレスカウン
   タ、内部メモリの使用状態を示すメモリ使用状態ビット
   、検索データと内部メモリに記憶されている検索データ
   を比較する比較器からなる検索機構を有することを特徴
   とする連想記憶装置。