JP2707256B2 - マイクロコンピユータ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部にデータバスとアドレスバスを持つマ
イクロコンピュータに関し、さらにブロックデータの転
送機能を持つマイクロコンピュータに関する。 〔発明の概要〕 本発明は、外部にデータバスとアドレスバスを持つマ
イクロコンピュータにおいて、 ブロックデータの転送に必要な情報を保持する記憶回
路を有し、算術論理演算回路の連続した複数の演算の結
果から分岐条件情報を検出して、マイクロコンピュータ
の実行手順を制御することにより回路規模が小さくか
つ、様々な方式のブロックデータの転送方式を持つマイ
クロコンピュータを提供するものである。 〔従来の技術〕 従来のブロックデータの転送機能を持つマイクロコン
ピュータには、大きく分けて２つ種類がある。 １つは、ブロックデータの転送機能を、マイクロコン
ピュータの中央処理装置（以後CPUと呼ぶ）から切り離
して、独立した回路ブロックとして持っているものがあ
る。この回路ブロックは、CPUから、ブロックデータの
転送に必要なデータを与えられた後、スタートトリガに
従って、CPUより、データバスとアドレスバスに対する
専有権をゆずり受けて、ブロックデータの転送を行なう
ものである。 他の１つは、ブロックデータの転送機能を、マイクロ
コンピュータのCPUが持つ汎用のレジスタ、及び算術論
理演算回路を使って実現しているものである。例えば、
A,B,C,の３つの汎用レジスタを持っているとすると、Ａ
レジスタで指定するメモリのデータを、Ｂレジスタで指
定するメモリに転送した後、ＡレジスタとＢレジスタを
インクリメントし、Ｃレジスタをデクリメントするとい
う１つ命令を、あらかじめ持っていて、これを連続して
Ｃのデータがゼロになるまで繰り返し実行することによ
り、ブロックデータの転送機能を実現しているものであ
る。 〔発明が解決しようとする問題点〕 しかし、従来のブロックデータの転送機能を持つマイ
クロコンピュータには、下記のような問題点がある。す
なわち、ブロックデータの転送機能を独立した回路ブロ
ックとして持つものは、CPUから独立しているゆえに、
マイクロコンピュータ全体としての回路規模が大きくな
ってしまう。さらに、この回路規模は、ブロックデータ
の転送機能を、様々な方式に展開すれば、その機能が増
えるに従って、増大することは避けられない。 一方、ブロックデータの転送機能を、マイクロコンピ
ュータのCPUが持つ汎用のレジスタ及び算術論理演算回
路を使って実現しているマイクロコンピュータについて
は、ブロックデータの、転送元アドレス及び転送先アド
レス、及びブロックデータ長を指定するのに汎用レジス
タを使っているため、汎用レジスタの内容が壊されてし
まうという問題点を持ち、さらに、ブロックデータの転
送方式に関しては、あらかじめ持っている命令の機能に
よって制限を受けるので、転送方式としては転送元アド
レスと転送先アドレスが、１ワードの転送後に、共に、
インクリメントしてゆく方式と、共に、デクリメントし
てゆく方式の、２方式を、持つのみであった。 本発明は、このような問題点を解決し、マイクロコン
ピュータの、回路規模を最小におさえながら、かつ、高
機能なブロックデータの転送機能を持つマイクロコンピ
ュータを提供することを目的とする。 〔問題点を解決するための手段〕 本発明のマイクロコンピュータは、内部データバス
と、内部アドレスバスと、外部データバスに対してデー
タを入出力するデータ入出力回路と、外部アドレスバス
に対してアドレスを出力するアドレス出力回路と、少な
くともキャリー付の加算と減算とを行うことができる算
術論理演算回路と、前記内部アドレスのビット数よりも
少ないビット数の、第１の汎用レジスタ（以下、「Ｘレ
ジスタ」とも言う）および第２の汎用レジスタ（以下、
「Ｙレジスタ」とも言う）と、データをブロック転送す
る際のブロックデータ長情報を記憶できる第３の汎用レ
ジスタ（以下、「Accレジスタ」とも言う）と、少なく
とも前記データ入出力回路、アドレス出力回路、前記算
術演算回路、および前記第１〜第３の汎用レジスタを制
御する制御回路と、を持つマイクロコンピュータにおい
て、 （１）前記第１の汎用レジスタとともに、前記外部アド
レスバスのビット数と同ビット数の転送元アドレスを記
憶できる、ブロック転送用の転送元アドレスレジスタ
と、（２）前記第２の汎用レジスタとともに、前記外部
アドレスバスのビット数と同ビット数のアドレスを記憶
できる、ブロック転送用の転送先アドレスレジスタと、
（３）前記第３の汎用レジスタとともに、ブロックデー
タ長情報を記憶できるブロック転送用の、ブロックデー
タ長レジスタと、を有し、 前記制御回路は、データのブロックデータ転送に際
し、前記第１の汎用レジスタと前記転送元アドレスレジ
スタとに書き込まれたアドレスを前記内部アドレスバス
を介して前記外部アドレスバスに出力し、前記第２の汎
用レジスタと前記転送先アドレスレジスタとに書き込ま
れたアドレスを前記内部アドレスバスを介して前記外部
アドレスバスに出力するように動作する、ことを特徴と
する。 また、本発明のマイクロコンピュータは、前記制御回
路が、データのブロック転送前に、前記各汎用レジスタ
の内容をスタックに退避させ、データのブロック転送後
に、退避させた内容を前記各汎用レジスタに前記スタッ
クに書き込むように動作することをも特徴とする。 加えて、本発明のマイクロコンピュータは、さらに、
データのブロック転送の終了を検出するための分岐条件
検出回路を有し、前記制御回路は、前記第３の汎用レジ
スタと前記ブロックデータ長レジスタとに書き込まれた
値をデクリメントし、前記分岐条件検出回路は、当該値
がゼロとなったことを、前記算術演算回路の出力から検
知することをも特徴とする。 〔実施例〕 本発明の実施例を第１図に示す。本発明の実施例であ
るマイクロコンピュータは、外部のデータバス１に接続
して、データの入力、または出力を行なうデータ入出力
回路２と、外部のアドレスバス３に対してアドレスを出
力し、かつそのアドレスを保持するアドレス出力回路４
と、内部データバス５と、内部アドレスバス６とを持つ
マイクロコンピュータにおいて、 少なくとも、キャリー付の加算と減算を行なうことの
できる、算術論理演算回路７と、ブロックデータの転送
を行なう際に必要な、前記ブロックデータの転送先アド
レス情報、及び前記ブロックデータの転送先アドレス情
報、及び前記ブロックデータの長さ情報、及びスタック
のアドレス情報を保持する記憶回路８と、前記算術論理
演算回路７の出力９を介して、分岐条件情報10を、検出
する分岐条件検出回路11と、前記分岐条件検出回路11の
出力する前記分岐条件情報10を入力して、マイクロコン
ピュータの各構成要素を制御信号12を用いて制御する制
御回路13を持つ。 第２図は、第１図の一実施例をより詳細に示したブロ
ック図である。第２図を参照するに１〜13は第１図と共
通する。但しアドレスバス６は、ハイアドレスバス6H
と、ローアドレスバス6Lに分れている。データ出力回路
14は、ライトサイクルにおいて内部データバス５上のデ
ータをラッチして、外部データバス１に、出力するのに
使用する。データ入力回路15は、リードサイクルにおい
て、外部データバス１上のデータをラッチし、内部デー
タバス５に、出力するのに使用する。Ａレジスタ16、及
びＢレジスタ17は、算術論理演算回路７中のテンポラリ
レジスタであり、演算回路18に入力する２つのデータを
保持する。キャリー19は、演算回路18の演算の結果であ
るキャリー情報を保持して、次の演算の入力として使う
のに使用する。Ｃレジスタ20も、算術論理演算回路７中
の、テンポラリレジスタであり、演算結果を保持するの
に使用する。ハイアドレスバス6Hと、ローアドレスバス
6Lは、各々、内部データバス５や、記憶回路８と同じビ
ット長を持ち、２つで内部アドレスバス６を構成する。
従って、本実施例においては、外部アドレスバス３は、
外部データバス１の２倍のビット長を持つ。ローアドレ
ス出力回路21は、ローアドレスバス6L上のデータをラッ
チして外部アドレスバス３に出力するのに用いられる。
ハイアドレス出力回路22は、ハイアドレスバス6H上のデ
ータをラッチして外部アドレスバス３に出力するのに用
いられる。Accレジスタ8a、Ｘレジスタ8b、Ｙレジスタ8
cは、汎用レジスタであり、通常は、マイクロコンピュ
ータのプログラム上で、演算結果を保持したり、転送デ
ータを一時的に保持したり、メモリのインデックスデー
タを保持したりするのに使われる。しかし、ブロックデ
ータの転送を行なう際には、Accレジスタ8aは、ブロッ
クデータの長さ情報を、Ｘレジスタ8bは、ブロックデー
タの転送元アドレス情報を、Ｙレジスタ8cは、ブロック
データの転送先アドレス情報を保持するのに使用され
る。一方、SHレジスタ8d、DHレジスタ8e、LHレジスタ8f
は、ブロックデータの転送を行なうための専用のレジス
タであり、それぞれ、ブロックデータの、転送元アドレ
ス情報、ブロックデータの転送先情報、ブロックデータ
の長さ情報を保持するために使用される。 SPHレジスタ8hとSPLレジスタ8gは２つで、スタックポ
インタとなり、スタックの空アドレスの先頭番地を保持
するのに用いられる。 第３図は、本実施例における、分岐条件検出回路11の
具体的な回路図である。第３図を参照するに、3a〜3h
は、各々、演算回路18の各ビットの出力ラインである。
これらは、負論理での積がとられて、全ビットが全て、
ゼロであるというゼロ情報3jが作られる。3k及び3lはフ
リップフロップであり、クロック信号3iによって周期的
に、ゼロ情報3jを、サンプリングしている。このときク
ロック信号3iの周期は算術論理演算回路７の演算の周期
と一致している。従って3mは、過去２回の演算の結果
が、いずれもゼロであったという情報を示し、これは分
岐条件情報10として、制御回路13に与えられる。 第４図は、本実施例の動作を示すフローチャートであ
る。第４図を、参照するに、ステップ4aは、ブロックデ
ータの転送の開始を、ステップ4kはブロックデータの転
送の終了を示す。第４図を用いて、本実施例の動作を以
下に説明する。 ブロックデータの転送が開始すると、まず、マイクロ
コンピュータは、Accレジスタ8a、Ｘレジスタ8b、Ｙレ
ジスタ8cの内容をスタックに退避する（ステップ4b）。
これにより、これらの汎用レジスタの本来のデータは、
スタックの中に保持される。 ブロックデータの転送元アドレス情報をSHレジスタ8d
とＸレジスタ8bに、ブロックデータの転送先アドレス
を、DHレジスタ8eとＹレジスタ8cに、ブロックデータの
長さ情報を、LHレジスタ8fと、Accレジスタ8aにセット
する（ステップ4c）。転送元アドレスを、出力してか
ら、転送データを読み込む、（ステップ4d）。転送元ア
ドレスは、インクリメントされる（ステップ4e）。転送
先アドレスを出力してから転送データを書き出す（ステ
ップ4f）。転送先アドレスは、インクリメントされる
（ステップ4g）。 ブロックデータの長さ情報はデクリメントする（ステ
ップ4h）。ブロックデータの長さ情報がゼロか、否かを
判定する（ステップ4i）。YES（Accレジスタ8aがゼロで
かつLHレジスタ8fがゼロ、すなわちブロックデータの、
長さ情報がゼロ）の場合は、スタックに、退避していた
データを、Accレジスタ8a、Ｘレジスタ8b、Ｙレジスタ8
cに、それぞれ、戻して（ステップ4j）、ブロックデー
タの、転送を終了する（ステップ4k）。NO、（Accレジ
スタ8aか、またはLHレジスタ8fがゼロでない、すなわち
ブロックデータの長さ情報がゼロでない）の場合は、再
び、ステップ4dへ戻って、ブロック転送を継続する。 以上、フローチャートにより説明したのは、転送元ア
ドレスがインクリメントしながら、かつ、転送先アドレ
スもインクリメントするというブロックデータの転送方
式であった。しかし、マイクロコンピュータの、算術論
理演算回路７は、キャリー付の減算や、NOP（No OPeera
tion、なにもしない）の実行が、可能であるので、第４
図における4e及び4gのステップの内容を変更するだけで
容易に様々な、ブロックデータの転送方式が実現可能で
ある。下記に例を挙げて、これを示す。 〔発明の効果〕 以上、述べたように、本実施例によれば、マイクロコ
ンピュータが本来持っている汎用のレジスタや、算術論
理演算回路を用いて、かつ、その初期値を壊すことな
く、様々な方式のブロックデータの、転送方式を実現で
きるので、マイクロコンピュータの回路規模を最小にお
さえながら、かつ、高機能なブロックデータの転送機能
を持つマイクロコンピュータを提供することができる。 すなわち、本発明では、汎用レジスタに加えて、ブロ
ック転送専用の、転送元アドレスレジスタ、転送先アド
レスレジスタを設け、しかもブロック転送についての一
連の処理をハードウェアにより行うので、アドレスの外
部アドレスバスへの出力を高速で行うことができる。

【図面の簡単な説明】 第１図は本発明の構成を明示する図。 第２図は本発明の一実施例を示すブロック図。 第３図は実施例の分岐条件検出回路を示す図。 第４図は実施例の動作を示すフローチャート。 図において １は外部データバス ２はデータの入出力回路 ３は外部アドレスバス ４はアドレス出力回路 ７は算術論理演算回路 ８は記憶回路 11は分岐条件検出回路 13は制御回路を示す。

フロントページの続き (56)参考文献 特開 昭53−29039（ＪＰ，Ａ) 特開 昭61−223965（ＪＰ，Ａ) 特開 昭62−40540（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．内部データバスと、 内部アドレスバスと、 外部データバスに対してデータを入出力するデータ入出
   力回路と、 外部アドレスバスに対してアドレスを出力するアドレス
   出力回路と、 少なくともキャリー付の加算と減算とを行うことができ
   る算術論理演算回路と、 前記内部アドレスのビット数よりも少ないビット数の、
   第１の汎用レジスタおよび第２の汎用レジスタと、 データをブロック転送する際のブロックデータ長情報を
   記憶できる第３の汎用レジスタと、 少なくとも前記データ入出力回路、アドレス出力回路、
   前記算術演算回路、および前記第１〜第３の汎用レジス
   タを制御する制御回路と、 を持つマイクロコンピュータにおいて、 前記第１の汎用レジスタとともに、前記外部アドレスバ
   スのビット数と同ビット数の転送元アドレスを記憶でき
   る、ブロック転送用の転送元アドレスレジスタと、 前記第２の汎用レジスタとともに、前記外部アドレスバ
   スのビット数と同ビット数のアドレスを記憶できる、ブ
   ロック転送用の転送先アドレスレジスタと、 前記第３の汎用レジスタとともに、ブロックデータ長情
   報を記憶できるブロック転送用の、ブロックデータ長レ
   ジスタと、 を有し、 前記制御回路は、データのブロックデータ転送に際し、 前記第１の汎用レジスタと前記転送元アドレスレジスタ
   とに書き込まれたアドレスを前記内部アドレスバスを介
   して前記外部アドレスバスに出力し、 前記第２の汎用レジスタと前記転送先アドレスレジスタ
   とに書き込まれたアドレスを前記内部アドレスバスを介
   して前記外部アドレスバスに出力するように動作する、 ことを特徴とするマイクロコンピュータ。 ２．前記制御回路は、データのブロック転送前に、前記
   各汎用レジスタの内容をスタックに退避させ、データの
   ブロック転送後に、前記スタックに退避させた内容を前
   記各汎用レジスタに書き込むように動作することを特徴
   とする特許請求の範囲第１項に記載のマイクロコンピュ
   ータ。 ３．さらに、データのブロック転送の終了を検出するた
   めの分岐条件検出回路を有し、 前記制御回路は、前記第３の汎用レジスタと前記ブロッ
   クデータ長レジスタとに書き込まれた値をデクリメント
   し、 前記分岐条件検出回路は、当該値がゼロとなったこと
   を、前記算術演算回路の出力から検知することを特徴と
   する特許請求の範囲第１項または第２項に記載のマイク
   ロコンピュータ。