JP2621793B2 - バスサイクルのマルチプレクス方式 - Google Patents
バスサイクルのマルチプレクス方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、演算装置と主記憶装置
との間にライトバッファを有する中央処理装置に関し、
特にライト動作とリード動作とを同一バスサイクルで実
行するバスサイクルのマルチプレクス方式に関する。
との間にライトバッファを有する中央処理装置に関し、
特にライト動作とリード動作とを同一バスサイクルで実
行するバスサイクルのマルチプレクス方式に関する。
【０００２】
【従来の技術】従来のバスサイクルのマルチプレクス方
式を実現するための、ライトバッファを有する中央処理
装置の例として、特開平４−３３３９５０号公報に示さ
れている情報処理システムの発明がある。図３は、従来
例の中央処理装置を示すブロック図であり、上記公報の
発明を本発明と比較しやすいように書き直したものであ
る。
式を実現するための、ライトバッファを有する中央処理
装置の例として、特開平４−３３３９５０号公報に示さ
れている情報処理システムの発明がある。図３は、従来
例の中央処理装置を示すブロック図であり、上記公報の
発明を本発明と比較しやすいように書き直したものであ
る。
【０００３】図３においては、キャッシュメモリ（以
下、ＣＡＣＨＥと記述する）１ａを備える演算装置（以
下、ＣＰＵと記述する）１と、主記憶装置（以下、ＭＥ
Ｍと記述する）２と、ＣＰＵ１からＭＥＭ２へのライト
動作を高速化するための複数段のアドレス用ライトバッ
ファ３およびデータ用ライトバッファ４と、ＣＰＵ１か
らＭＥＭ２へのリード動作時にアドレスを一時保持する
アドレス用リードバッファ６と、バスサイクルセレクタ
８と、ＣＰＵ１とＭＥＭ２とを接続する同ビット数のア
ドレスバス９およびデータバス１０と、ライトバッファ
状態管理回路１１とを有する構成となっている。ここ
で、バスサイクルセレクタ８は、ライトバッファ状態管
理回路１１からの出力によって制御され、アドレス用ラ
イトバッファ３の出力およびアドレス用リードバッファ
６の出力のうちいずれかを選択して出力する。ライトバ
ッファ状態管理回路１１は、アドレス用ライトバッファ
３内およびデータ用ライトバッファ４内にＭＥＭ２に掃
き出すライトデータが存在するか否かを判断し、管理す
る。
下、ＣＡＣＨＥと記述する）１ａを備える演算装置（以
下、ＣＰＵと記述する）１と、主記憶装置（以下、ＭＥ
Ｍと記述する）２と、ＣＰＵ１からＭＥＭ２へのライト
動作を高速化するための複数段のアドレス用ライトバッ
ファ３およびデータ用ライトバッファ４と、ＣＰＵ１か
らＭＥＭ２へのリード動作時にアドレスを一時保持する
アドレス用リードバッファ６と、バスサイクルセレクタ
８と、ＣＰＵ１とＭＥＭ２とを接続する同ビット数のア
ドレスバス９およびデータバス１０と、ライトバッファ
状態管理回路１１とを有する構成となっている。ここ
で、バスサイクルセレクタ８は、ライトバッファ状態管
理回路１１からの出力によって制御され、アドレス用ラ
イトバッファ３の出力およびアドレス用リードバッファ
６の出力のうちいずれかを選択して出力する。ライトバ
ッファ状態管理回路１１は、アドレス用ライトバッファ
３内およびデータ用ライトバッファ４内にＭＥＭ２に掃
き出すライトデータが存在するか否かを判断し、管理す
る。
【０００４】アドレス用ライトバッファ３内およびデー
タ用ライトバッファ４内にＭＥＭ２に掃き出すライトデ
ータが存在しているときにＣＰＵ１がＭＥＭ２にリード
動作を実行した場合、アドレス用ライトバッファ３内お
よびデータ用ライトバッファ４内のライトデータを全て
ＭＥＭ２に掃き出し終わってからリード動作を実行す
る。
タ用ライトバッファ４内にＭＥＭ２に掃き出すライトデ
ータが存在しているときにＣＰＵ１がＭＥＭ２にリード
動作を実行した場合、アドレス用ライトバッファ３内お
よびデータ用ライトバッファ４内のライトデータを全て
ＭＥＭ２に掃き出し終わってからリード動作を実行す
る。
【０００５】
【発明が解決しようとする課題】図４は、図３のタイム
チャートである。前述した従来例のライトバッファを有
する中央処理装置は、例えば図４に示すように、ＣＰＵ
１がＭＥＭ２へライトアクセスを行う際に、アドレスお
よびデータがアドレス用ライトバッファ３およびデータ
用ライトバッファ４へ格納されると次サイクルに移行
し、アドレス用ライトバッファ３およびデータ用ライト
バッファ４はデータの格納状態によって順次ＭＥＭ２へ
ライトデータの掃き出しを行う。しかし、ライトデータ
の掃き出し中にＣＰＵ１がＭＥＭ２へリード動作を実行
した場合は、そのリードサイクルはアドレス用ライトバ
ッファ３およびデータ用ライトバッファ４のライトデー
タの掃き出しをすべて終了してから行なわれていた。こ
のため、ＭＥＭ２アクセスの高速化のために複数段のア
ドレス用ライトバッファ３およびデータ用ライトバッフ
ァ４を有しても、リード動作の実行時にアドレス用ライ
トバッファ３およびデータ用ライトバッファ４のライト
データ掃き出し分の待ち時間が生じてしまい、ＣＰＵ１
の処理能力を低下させてしまうという問題があった。
チャートである。前述した従来例のライトバッファを有
する中央処理装置は、例えば図４に示すように、ＣＰＵ
１がＭＥＭ２へライトアクセスを行う際に、アドレスお
よびデータがアドレス用ライトバッファ３およびデータ
用ライトバッファ４へ格納されると次サイクルに移行
し、アドレス用ライトバッファ３およびデータ用ライト
バッファ４はデータの格納状態によって順次ＭＥＭ２へ
ライトデータの掃き出しを行う。しかし、ライトデータ
の掃き出し中にＣＰＵ１がＭＥＭ２へリード動作を実行
した場合は、そのリードサイクルはアドレス用ライトバ
ッファ３およびデータ用ライトバッファ４のライトデー
タの掃き出しをすべて終了してから行なわれていた。こ
のため、ＭＥＭ２アクセスの高速化のために複数段のア
ドレス用ライトバッファ３およびデータ用ライトバッフ
ァ４を有しても、リード動作の実行時にアドレス用ライ
トバッファ３およびデータ用ライトバッファ４のライト
データ掃き出し分の待ち時間が生じてしまい、ＣＰＵ１
の処理能力を低下させてしまうという問題があった。
【０００６】このような点に鑑み本発明は、ライトバッ
ファからＭＥＭへのライトデータ掃き出しサイクル中に
リード動作を実行する場合に、リードサイクルに待ち時
間を発生させないことを目的とする。
ファからＭＥＭへのライトデータ掃き出しサイクル中に
リード動作を実行する場合に、リードサイクルに待ち時
間を発生させないことを目的とする。
【０００７】
【課題を解決するための手段】本発明のバスサイクルの
マルチプレクス方式は、演算装置と、主記憶装置と、複
数段のアドレス用ライトバッファおよびデータ用ライト
バッファと、アドレス用リードバッファと、バスサイク
ルセレクタと、それぞれが同じビット数を備えるアドレ
スバスおよびデータバスとを有し、命令解析および命令
実行を行なう中央処理装置であり、ライトサイクルの実
行とリードサイクルの実行との優先順位を決定する、前
記アドレス用ライトバッファの段数と同数のアドレスコ
ンパレータと、前記アドレス用ライトバッファの出力お
よび前記データ用ライトバッファの出力のうちのいずれ
かを選択して同一バス上に出力するアドレス・データセ
レクタとを有し、前記バスサイクルセレクタが前記アド
レスコンパレータの出力によって制御されて前記アドレ
ス・データセレクタの出力および前記アドレス用リード
バッファの出力のうちのいずれかの出力を選択して出力
し、ライト動作とリード動作とを同一バスサイクルで実
行する。
マルチプレクス方式は、演算装置と、主記憶装置と、複
数段のアドレス用ライトバッファおよびデータ用ライト
バッファと、アドレス用リードバッファと、バスサイク
ルセレクタと、それぞれが同じビット数を備えるアドレ
スバスおよびデータバスとを有し、命令解析および命令
実行を行なう中央処理装置であり、ライトサイクルの実
行とリードサイクルの実行との優先順位を決定する、前
記アドレス用ライトバッファの段数と同数のアドレスコ
ンパレータと、前記アドレス用ライトバッファの出力お
よび前記データ用ライトバッファの出力のうちのいずれ
かを選択して同一バス上に出力するアドレス・データセ
レクタとを有し、前記バスサイクルセレクタが前記アド
レスコンパレータの出力によって制御されて前記アドレ
ス・データセレクタの出力および前記アドレス用リード
バッファの出力のうちのいずれかの出力を選択して出力
し、ライト動作とリード動作とを同一バスサイクルで実
行する。
【０００８】上記本発明のバスサイクルのマルチプレク
ス方式は、前記アドレスコンパレータが、前記データ用
ライトバッファ内に前記主記憶装置に掃き出すライトデ
ータが格納されているときに前記演算装置が前記主記憶
装置からのリード動作を実行する場合には、リードアド
レスが前記アドレス用ライトバッファ内に格納されてい
るライトアドレスのうちのいずれか１つのアドレスと一
致するか否かを判断し、前記バスサイクルセレクタが、
前記リードアドレスが前記アドレス用ライトバッファ内
に格納されている前記ライトアドレスのうちのどのアド
レスとも一致しない場合には、前記リード動作を優先し
て実行し、同時に前記アドレス・データセレクタからの
ライトデータ掃き出し動作を前記リード動作実行中の前
記アドレスバスを使用して実行することで、ライト動作
とリード動作とを同一バスサイクルで実行する。
ス方式は、前記アドレスコンパレータが、前記データ用
ライトバッファ内に前記主記憶装置に掃き出すライトデ
ータが格納されているときに前記演算装置が前記主記憶
装置からのリード動作を実行する場合には、リードアド
レスが前記アドレス用ライトバッファ内に格納されてい
るライトアドレスのうちのいずれか１つのアドレスと一
致するか否かを判断し、前記バスサイクルセレクタが、
前記リードアドレスが前記アドレス用ライトバッファ内
に格納されている前記ライトアドレスのうちのどのアド
レスとも一致しない場合には、前記リード動作を優先し
て実行し、同時に前記アドレス・データセレクタからの
ライトデータ掃き出し動作を前記リード動作実行中の前
記アドレスバスを使用して実行することで、ライト動作
とリード動作とを同一バスサイクルで実行する。
【０００９】
【作用】（１）アドレスコンパレータが、データ用ライ
トバッファ内に主記憶装置に掃き出すライトデータが格
納されているときに演算装置が主記憶装置からのリード
動作を実行する場合には、リードアドレスがアドレス用
ライトバッファ内に格納されているライトアドレスのう
ちのいずれか１つのアドレスと一致するか否かを判断
し、ライトサイクルの実行とリードサイクルの実行との
優先順位を決定するので、リードアドレスとライトアド
レスが異なる場合には、リードサイクルに待ち時間を発
生させることなくリード動作を実行することができる。
トバッファ内に主記憶装置に掃き出すライトデータが格
納されているときに演算装置が主記憶装置からのリード
動作を実行する場合には、リードアドレスがアドレス用
ライトバッファ内に格納されているライトアドレスのう
ちのいずれか１つのアドレスと一致するか否かを判断
し、ライトサイクルの実行とリードサイクルの実行との
優先順位を決定するので、リードアドレスとライトアド
レスが異なる場合には、リードサイクルに待ち時間を発
生させることなくリード動作を実行することができる。
【００１０】（２）アドレス・データセレクタが、アド
レス用ライトバッファの出力およびデータ用ライトバッ
ファの出力のうちのいずれかを選択して同一バス上に出
力するので、ライトアクセスを１つのバスで実行するこ
とができる。
レス用ライトバッファの出力およびデータ用ライトバッ
ファの出力のうちのいずれかを選択して同一バス上に出
力するので、ライトアクセスを１つのバスで実行するこ
とができる。
【００１１】（３）バスサイクルセレクタが、アドレス
コンパレータの出力によって制御されてアドレス・デー
タセレクタの出力およびアドレス用リードバッファの出
力のうちのいずれかの出力を選択して出力し、リードア
ドレスがアドレス用ライトバッファ内に格納されている
ライトアドレスのうちのどのアドレスとも一致しない場
合には、リード動作を優先して実行し、同時にアドレス
・データセレクタからのライトデータ掃き出し動作をリ
ード動作実行中の前記アドレスバスを使用して実行する
ことで、ライト動作とリード動作とを同一バスサイクル
で実行するので、リードアドレスとライトアドレスが異
なる場合には、リードサイクルに待ち時間を発生させる
ことなくリード動作を実行することができる。
コンパレータの出力によって制御されてアドレス・デー
タセレクタの出力およびアドレス用リードバッファの出
力のうちのいずれかの出力を選択して出力し、リードア
ドレスがアドレス用ライトバッファ内に格納されている
ライトアドレスのうちのどのアドレスとも一致しない場
合には、リード動作を優先して実行し、同時にアドレス
・データセレクタからのライトデータ掃き出し動作をリ
ード動作実行中の前記アドレスバスを使用して実行する
ことで、ライト動作とリード動作とを同一バスサイクル
で実行するので、リードアドレスとライトアドレスが異
なる場合には、リードサイクルに待ち時間を発生させる
ことなくリード動作を実行することができる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は、本発明の一実施例を示すブロック
図である。図１においては、ＣＡＣＨＥ１ａを備えるＣ
ＰＵ１と、大容量化のためにＤＲＡＭを備えるＭＥＭ２
と、ＣＰＵ１からＭＥＭ２へのライト動作を高速化する
ための複数段のアドレス用ライトバッファ３およびデー
タ用ライトバッファ４と、アドレス用ライトバッファ３
の段数と同数のアドレスコンパレータ５と、ＣＰＵ１か
らＭＥＭ２へのリード動作時にアドレスを一時保持する
アドレス用リードバッファ６と、アドレス用ライトバッ
ファ３の出力およびデータ用ライトバッファ４の出力の
うちいずれかを選択して同一バス上に出力するアドレス
・データセレクタ７と、バスサイクルセレクタ８と、Ｃ
ＰＵ１とＭＥＭ２とを接続する同ビット数のアドレスバ
ス９およびデータバス１０とを有する構成となってい
る。ここで、アドレスコンパレータ５は、ＣＰＵ１がＭ
ＥＭ２へリード動作を行うときのアドレスがアドレス用
ライトバッファ３内に格納されているか否かをチェック
し、ライトサイクルの実行とリードサイクルの実行との
優先順位を決定する。バスサイクルセレクタ８は、アド
レスコンパレータ５の出力によって制御され、アドレス
用リードバッファ６の出力およびアドレス・データセレ
クタ７の出力のうちいずれかを選択して出力する。
図である。図１においては、ＣＡＣＨＥ１ａを備えるＣ
ＰＵ１と、大容量化のためにＤＲＡＭを備えるＭＥＭ２
と、ＣＰＵ１からＭＥＭ２へのライト動作を高速化する
ための複数段のアドレス用ライトバッファ３およびデー
タ用ライトバッファ４と、アドレス用ライトバッファ３
の段数と同数のアドレスコンパレータ５と、ＣＰＵ１か
らＭＥＭ２へのリード動作時にアドレスを一時保持する
アドレス用リードバッファ６と、アドレス用ライトバッ
ファ３の出力およびデータ用ライトバッファ４の出力の
うちいずれかを選択して同一バス上に出力するアドレス
・データセレクタ７と、バスサイクルセレクタ８と、Ｃ
ＰＵ１とＭＥＭ２とを接続する同ビット数のアドレスバ
ス９およびデータバス１０とを有する構成となってい
る。ここで、アドレスコンパレータ５は、ＣＰＵ１がＭ
ＥＭ２へリード動作を行うときのアドレスがアドレス用
ライトバッファ３内に格納されているか否かをチェック
し、ライトサイクルの実行とリードサイクルの実行との
優先順位を決定する。バスサイクルセレクタ８は、アド
レスコンパレータ５の出力によって制御され、アドレス
用リードバッファ６の出力およびアドレス・データセレ
クタ７の出力のうちいずれかを選択して出力する。
【００１４】次に、動作を説明する。図２は、図１のタ
イムチャートである。クロック（Ｓ１）は、図１の各ブ
ロック１ないし１０の動作クロックである。ＣＰＵ１は
ＭＥＭ２に対して連続してライト動作を実行し、アドレ
ス用ライトバッファ３内およびデータ用ライトバッファ
４内にＭＥＭ２に掃き出す複数のライトデータが存在し
ているものとする。
イムチャートである。クロック（Ｓ１）は、図１の各ブ
ロック１ないし１０の動作クロックである。ＣＰＵ１は
ＭＥＭ２に対して連続してライト動作を実行し、アドレ
ス用ライトバッファ３内およびデータ用ライトバッファ
４内にＭＥＭ２に掃き出す複数のライトデータが存在し
ているものとする。
【００１５】ＣＰＵ１はＭＥＭ２にライトアクセスを行
うために、ＣＰＵ１のアドレスＡ１（Ｓ２）、ＣＰＵ１
のデータＤ１（Ｓ３）、およびライト状態に設定したリ
ード・ライト識別信号（Ｓ４）を出力する。ライトサイ
クルにおいて、アドレス用ライトバッファ３およびデ
ータ用ライトバッファ４に、ＣＰＵ１が出力したアドレ
スＡ１（Ｓ２）およびデータＤ１（Ｓ３）が格納され
る。格納が終了するとＣＰＵ１が次のライトサイクル
に移行でき、同様にアドレス用ライトバッファ３にアド
レスＡ２（Ｓ２）が格納され、データ用ライトバッファ
４にデータＤ２（Ｓ３）が格納される。
うために、ＣＰＵ１のアドレスＡ１（Ｓ２）、ＣＰＵ１
のデータＤ１（Ｓ３）、およびライト状態に設定したリ
ード・ライト識別信号（Ｓ４）を出力する。ライトサイ
クルにおいて、アドレス用ライトバッファ３およびデ
ータ用ライトバッファ４に、ＣＰＵ１が出力したアドレ
スＡ１（Ｓ２）およびデータＤ１（Ｓ３）が格納され
る。格納が終了するとＣＰＵ１が次のライトサイクル
に移行でき、同様にアドレス用ライトバッファ３にアド
レスＡ２（Ｓ２）が格納され、データ用ライトバッファ
４にデータＤ２（Ｓ３）が格納される。
【００１６】次に、ＣＰＵ１がアドレスＡ３（Ｓ２）で
ＭＥＭ２にＣＡＣＨＥ１ａのミスヒットによる複数ワー
ドのリードアクセスを実行した場合には、アドレスＡ３
（Ｓ２）をアドレス用リードバッファ６（Ｓ６）に保持
するとともに、アドレスコンパレータ５において、アド
レスＡ３（Ｓ２）とアドレス用ライトバッファ３に格納
されているアドレスＡ１およびＡ２（Ｓ２）とを比較す
る。ミスヒットによるリードアクセスなので同一アドレ
スは存在せず、アドレスコンパレータ５はライトバッフ
ァミスヒット信号（Ｓ５）を出力し、アドレス用リード
バッファ６およびバスサイクルセレクタ８にリード動作
を先に実行することを通知する。同時に、アドレス用ラ
イトバッファ３およびデータ用ライトバッファ４からは
ＭＥＭ２へのライトデータの掃き出しも行うため、アド
レス用ライトバッファ３からの出力アドレスＡ１および
Ａ２（Ｓ７）、およびデータ用ライトバッファ４からの
出力データＤ１およびＤ２（Ｓ８）をアドレス・データ
セレクタ７において直列に入れ替える（Ｓ９）。
ＭＥＭ２にＣＡＣＨＥ１ａのミスヒットによる複数ワー
ドのリードアクセスを実行した場合には、アドレスＡ３
（Ｓ２）をアドレス用リードバッファ６（Ｓ６）に保持
するとともに、アドレスコンパレータ５において、アド
レスＡ３（Ｓ２）とアドレス用ライトバッファ３に格納
されているアドレスＡ１およびＡ２（Ｓ２）とを比較す
る。ミスヒットによるリードアクセスなので同一アドレ
スは存在せず、アドレスコンパレータ５はライトバッフ
ァミスヒット信号（Ｓ５）を出力し、アドレス用リード
バッファ６およびバスサイクルセレクタ８にリード動作
を先に実行することを通知する。同時に、アドレス用ラ
イトバッファ３およびデータ用ライトバッファ４からは
ＭＥＭ２へのライトデータの掃き出しも行うため、アド
レス用ライトバッファ３からの出力アドレスＡ１および
Ａ２（Ｓ７）、およびデータ用ライトバッファ４からの
出力データＤ１およびＤ２（Ｓ８）をアドレス・データ
セレクタ７において直列に入れ替える（Ｓ９）。
【００１７】バスサイクルセレクタ８はリード動作を優
先して行うため、ＭＥＭ２へのリードアクセスサイクル
の第１クロック目に、アドレス用リードバッファ６から
の出力アドレスＡ３（Ｓ６）をアドレスバス９に出力す
る（Ｓ１０）。続く１クロックごとにアドレス・データ
セレクタ７の出力（Ｓ９）をアドレスバス９に出力し
（Ｓ１０）、同時にライトサイクルおよびが有効で
あることをＭＥＭ２に示す信号（Ｓ１１）を出力する。
これによって、ＣＡＣＨＥ１ａのミスヒットによるデー
タバス１０からの複数ワードデータ（Ｓ１２）のリード
動作の実行中に、アドレスバス９を利用してアドレス用
ライトバッファ３およびデータ用ライトバッファ４から
ＭＥＭ２へのライトデータの掃き出しを同時に実行す
る。
先して行うため、ＭＥＭ２へのリードアクセスサイクル
の第１クロック目に、アドレス用リードバッファ６から
の出力アドレスＡ３（Ｓ６）をアドレスバス９に出力す
る（Ｓ１０）。続く１クロックごとにアドレス・データ
セレクタ７の出力（Ｓ９）をアドレスバス９に出力し
（Ｓ１０）、同時にライトサイクルおよびが有効で
あることをＭＥＭ２に示す信号（Ｓ１１）を出力する。
これによって、ＣＡＣＨＥ１ａのミスヒットによるデー
タバス１０からの複数ワードデータ（Ｓ１２）のリード
動作の実行中に、アドレスバス９を利用してアドレス用
ライトバッファ３およびデータ用ライトバッファ４から
ＭＥＭ２へのライトデータの掃き出しを同時に実行す
る。
【００１８】リードアドレスが、アドレス用ライトバッ
ファ３内に格納されているライトアドレスのいずれかに
一致した場合の動作を説明する。ＣＡＣＨＥ１ａのミス
ヒットを想定した場合には、複数ワードのデータ転送が
行われ、要求されるライトデータの全てがデータ用ライ
トバッファ４内に存在するという可能性は低くなる。こ
のため、ライトデータをデータ用ライトバッファ４から
即時にＣＰＵ１またはＣＡＣＨＥ１ａに送出する動作は
行わない。ただし、データ用ライトバッファ４内のライ
トデータは最新データであるのでＭＥＭ２内のメモリデ
ータよりも新しく、データ用ライトバッファ４の最新ラ
イトデータをＣＰＵ１またはＣＡＣＨＥ１ａに送出する
必要があり、リードサイクルとライトサイクルとの同一
バスサイクルでの転送は行わず、データ用ライトバッフ
ァ４の掃き出し動作が終了してか らリード動作を行う。
この動作を行うか否かは、ＭＥＭ２に入力される信号
（Ｓ１１）によって決定される。
ファ３内に格納されているライトアドレスのいずれかに
一致した場合の動作を説明する。ＣＡＣＨＥ１ａのミス
ヒットを想定した場合には、複数ワードのデータ転送が
行われ、要求されるライトデータの全てがデータ用ライ
トバッファ４内に存在するという可能性は低くなる。こ
のため、ライトデータをデータ用ライトバッファ４から
即時にＣＰＵ１またはＣＡＣＨＥ１ａに送出する動作は
行わない。ただし、データ用ライトバッファ４内のライ
トデータは最新データであるのでＭＥＭ２内のメモリデ
ータよりも新しく、データ用ライトバッファ４の最新ラ
イトデータをＣＰＵ１またはＣＡＣＨＥ１ａに送出する
必要があり、リードサイクルとライトサイクルとの同一
バスサイクルでの転送は行わず、データ用ライトバッフ
ァ４の掃き出し動作が終了してか らリード動作を行う。
この動作を行うか否かは、ＭＥＭ２に入力される信号
（Ｓ１１）によって決定される。
【００１９】この動作を行うことによって、上述のアド
レスが一致しない場合に得られる効果が低下するように
見受けられるが、ＣＡＣＨＥ１ａを有する処理装置にお
いては、ライトしたデータがＣＡＣＨＥ１ａに存在する
可能性が高いので、このライト動作に続く同一アドレス
のリード動作はＣＡＣＨＥ１ａのヒットとなり、ＭＥＭ
２のリード動作は行わない。このため、アドレス用ライ
トバッファ３から出力されるライトアドレスとリードミ
スヒット時のリードアドレスとは一致しない場合が多
い。また、ライトバック方式のＣＡＣＨＥ１ａにおいて
は、リードミスヒット動作の前に、ＣＡＣＨＥ１ａから
追い出すデータをＭＥＭ２に掃き出すライト動作が行わ
れるが、この場合にも、ＣＡＣＨＥ１ａから掃き出され
るアドレスとリードするアドレスとは異なる（一致すれ
ばリードヒットとなる）ので、本発明における効果は得
られる。
レスが一致しない場合に得られる効果が低下するように
見受けられるが、ＣＡＣＨＥ１ａを有する処理装置にお
いては、ライトしたデータがＣＡＣＨＥ１ａに存在する
可能性が高いので、このライト動作に続く同一アドレス
のリード動作はＣＡＣＨＥ１ａのヒットとなり、ＭＥＭ
２のリード動作は行わない。このため、アドレス用ライ
トバッファ３から出力されるライトアドレスとリードミ
スヒット時のリードアドレスとは一致しない場合が多
い。また、ライトバック方式のＣＡＣＨＥ１ａにおいて
は、リードミスヒット動作の前に、ＣＡＣＨＥ１ａから
追い出すデータをＭＥＭ２に掃き出すライト動作が行わ
れるが、この場合にも、ＣＡＣＨＥ１ａから掃き出され
るアドレスとリードするアドレスとは異なる（一致すれ
ばリードヒットとなる）ので、本発明における効果は得
られる。
【００２０】
【発明の効果】以上説明したように本発明は、以下に記
述する効果を有する。
述する効果を有する。
【００２１】（１）アドレスコンパレータが、データ用
ライトバッファ内に主記憶装置に掃き出すライトデータ
が格納されているときに演算装置が主記憶装置からのリ
ード動作を実行する場合には、リードアドレスがアドレ
ス用ライトバッファ内に格納されているライトアドレス
のうちのいずれか１つのアドレスと一致するか否かを判
断し、ライトサイクルの実行とリードサイクルの実行と
の優先順位を決定することによって、リードアドレスと
ライトアドレスが異なる場合には、リード動作時にＣＰ
Ｕの処理能力に最も影響を与えるリードサイクルに待ち
時間を発生させることなくリード動作を実行することが
できるという効果を有する。
ライトバッファ内に主記憶装置に掃き出すライトデータ
が格納されているときに演算装置が主記憶装置からのリ
ード動作を実行する場合には、リードアドレスがアドレ
ス用ライトバッファ内に格納されているライトアドレス
のうちのいずれか１つのアドレスと一致するか否かを判
断し、ライトサイクルの実行とリードサイクルの実行と
の優先順位を決定することによって、リードアドレスと
ライトアドレスが異なる場合には、リード動作時にＣＰ
Ｕの処理能力に最も影響を与えるリードサイクルに待ち
時間を発生させることなくリード動作を実行することが
できるという効果を有する。
【００２２】（２）アドレス・データセレクタが、アド
レス用ライトバッファの出力およびデータ用ライトバッ
ファの出力のうちのいずれかを選択して同一バス上に出
力す ることによって、ライトアクセスを１つのバスで実
行することができるという効果を有する。
レス用ライトバッファの出力およびデータ用ライトバッ
ファの出力のうちのいずれかを選択して同一バス上に出
力す ることによって、ライトアクセスを１つのバスで実
行することができるという効果を有する。
【００２３】（３）バスサイクルセレクタが、アドレス
コンパレータの出力によって制御されてアドレス・デー
タセレクタの出力およびアドレス用リードバッファの出
力のうちのいずれかの出力を選択して出力し、リードア
ドレスがアドレス用ライトバッファ内に格納されている
ライトアドレスのうちのどのアドレスとも一致しない場
合には、リード動作を優先して実行し、同時にアドレス
・データセレクタからのライトデータ掃き出し動作をリ
ード動作実行中の前記アドレスバスを使用して実行する
ことで、ライト動作とリード動作とを同一バスサイクル
で実行することによって、主記憶装置アクセスの高速化
のために複数段のアドレス用ライトバッファおよびデー
タ用ライトバッファを備えた場合にも、リード動作時に
ＣＰＵの処理能力に最も影響を与えるリードサイクルに
待ち時間を発生させることなくリード動作を実行するこ
とができ、演算装置と主記憶装置との間のアドレスバス
およびデータバスも効率的に使用することができるとい
う効果を有する。
コンパレータの出力によって制御されてアドレス・デー
タセレクタの出力およびアドレス用リードバッファの出
力のうちのいずれかの出力を選択して出力し、リードア
ドレスがアドレス用ライトバッファ内に格納されている
ライトアドレスのうちのどのアドレスとも一致しない場
合には、リード動作を優先して実行し、同時にアドレス
・データセレクタからのライトデータ掃き出し動作をリ
ード動作実行中の前記アドレスバスを使用して実行する
ことで、ライト動作とリード動作とを同一バスサイクル
で実行することによって、主記憶装置アクセスの高速化
のために複数段のアドレス用ライトバッファおよびデー
タ用ライトバッファを備えた場合にも、リード動作時に
ＣＰＵの処理能力に最も影響を与えるリードサイクルに
待ち時間を発生させることなくリード動作を実行するこ
とができ、演算装置と主記憶装置との間のアドレスバス
およびデータバスも効率的に使用することができるとい
う効果を有する。
【図１】本発明の一実施例を示すブロック図
【図２】図１のタイムチャート
【図３】従来例の中央処理装置を示すブロック図
【図４】図３のタイムチャート
１ ＣＰＵ（演算装置） １ａ ＣＡＣＨＥ（キャッシュメモリ） ２ ＭＥＭ（主記憶装置） ３ アドレス用ライトバッファ ４ データ用ライトバッファ ５ アドレスコンパレータ ６ アドレス用リードバッファ ７ アドレス・データセレクタ ８ バスサイクルセレクタ ９ アドレスバス １０ データバス １１ ライトバッファ状態管理回路
Claims (2)
- 【請求項１】 演算装置と、主記憶装置と、複数段のア
ドレス用ライトバッファおよびデータ用ライトバッファ
と、アドレス用リードバッファと、バスサイクルセレク
タと、それぞれが同じビット数を備えるアドレスバスお
よびデータバスとを有し、命令解析および命令実行を行
なう中央処理装置において、 ライトサイクルの実行とリードサイクルの実行との優先
順位を決定する、前記アドレス用ライトバッファの段数
と同数のアドレスコンパレータと、 前記アドレス用ライトバッファの出力および前記データ
用ライトバッファの出力のうちのいずれかを選択して同
一バス上に出力するアドレス・データセレクタとを有
し、 前記バスサイクルセレクタが前記アドレスコンパレータ
の出力によって制御されて前記アドレス・データセレク
タの出力および前記アドレス用リードバッファの出力の
うちのいずれかの出力を選択して出力し、 ライト動作とリード動作とを同一バスサイクルで実行す
ることを特徴とする、バスサイクルのマルチプレクス方
式。 - 【請求項２】 前記アドレスコンパレータが、前記デー
タ用ライトバッファ内に前記主記憶装置に掃き出すライ
トデータが格納されているときに前記演算装置が前記主
記憶装置からのリード動作を実行する場合には、リード
アドレスが前記アドレス用ライトバッファ内に格納され
ているライトアドレスのうちのいずれか１つのアドレス
と一致するか否かを判断し、 前記バスサイクルセレクタが、前記リードアドレスが前
記アドレス用ライトバッファ内に格納されている前記ラ
イトアドレスのうちのどのアドレスとも一致しない場合
には、前記リード動作を優先して実行し、同時に前記ア
ドレス・データセレクタからのライトデータ掃き出し動
作を前記リード動作実行中の前記アドレスバスを使用し
て実行することで、ライト動作とリード動作とを同一バ
スサイクルで実行する、請求項１に記載のバスサイクル
のマルチプレクス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6108151A JP2621793B2 (ja) | 1994-05-23 | 1994-05-23 | バスサイクルのマルチプレクス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6108151A JP2621793B2 (ja) | 1994-05-23 | 1994-05-23 | バスサイクルのマルチプレクス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07319753A JPH07319753A (ja) | 1995-12-08 |
| JP2621793B2 true JP2621793B2 (ja) | 1997-06-18 |
Family
ID=14477246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6108151A Expired - Fee Related JP2621793B2 (ja) | 1994-05-23 | 1994-05-23 | バスサイクルのマルチプレクス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621793B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6425060B1 (en) * | 1999-01-05 | 2002-07-23 | International Business Machines Corporation | Circuit arrangement and method with state-based transaction scheduling |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191964A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | メモリバスデータ転送方法 |
| JPH02128249A (ja) * | 1988-11-09 | 1990-05-16 | Hitachi Ltd | 記憶制御方式 |
| JPH03241442A (ja) * | 1990-02-20 | 1991-10-28 | Nippon Telegr & Teleph Corp <Ntt> | ストアバッファ制御方式 |
-
1994
- 1994-05-23 JP JP6108151A patent/JP2621793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07319753A (ja) | 1995-12-08 |
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