JPS6285339A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6285339A JPS6285339A JP60225233A JP22523385A JPS6285339A JP S6285339 A JPS6285339 A JP S6285339A JP 60225233 A JP60225233 A JP 60225233A JP 22523385 A JP22523385 A JP 22523385A JP S6285339 A JPS6285339 A JP S6285339A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＣＪｌ要〕
マイクロコンピュータであって、スタック用のＲＡＭに
直結するテンポラリレジスタ群と使用頻度の高いＣＰＵ
内部のレジスタ群とをそれぞれ設けることにより９通常
のデータ処理時間とレジスタの内容の待避処理時間の双
方の短縮化を可能とする。
直結するテンポラリレジスタ群と使用頻度の高いＣＰＵ
内部のレジスタ群とをそれぞれ設けることにより９通常
のデータ処理時間とレジスタの内容の待避処理時間の双
方の短縮化を可能とする。
本発明はマイクロコンピュータに関し、更に詳しく言え
ばマイクロコンピュータのスタック動作に関するもので
ある。
ばマイクロコンピュータのスタック動作に関するもので
ある。
ＣＰＵが割り込みを受けつげると、７１り込み装置によ
って指定される番地に分岐し、処理プログラムに従う割
り込み処理が行われる。この場合、刻り込み処理の終了
後に元の命令シーケンスに戻るために、割り込み処理プ
ログラムの実行に先立って割り込み時のプログラムカウ
ンタ（ＰＣ）、アキュームレータ（Ａ）、プログラムス
テータスワード（Ｐ Ｓ Ｗ）等の内容を保持しておか
なくてはならない、このためこれらの内容は、割り込み
処理中ランダムアクセスメモリ（ＲＡＭ）にスタックさ
れ、リターン命令によりそれぞれのレジスタに戻される
。
って指定される番地に分岐し、処理プログラムに従う割
り込み処理が行われる。この場合、刻り込み処理の終了
後に元の命令シーケンスに戻るために、割り込み処理プ
ログラムの実行に先立って割り込み時のプログラムカウ
ンタ（ＰＣ）、アキュームレータ（Ａ）、プログラムス
テータスワード（Ｐ Ｓ Ｗ）等の内容を保持しておか
なくてはならない、このためこれらの内容は、割り込み
処理中ランダムアクセスメモリ（ＲＡＭ）にスタックさ
れ、リターン命令によりそれぞれのレジスタに戻される
。
ところで従来例によれば１．憤り込みにより各レジスタ
（ＩＰ、Ａ、ＰＳＷ）の内容をＲＡＭにスタックする場
合、一つ一つＲＡＭの番地を選択して書き込む処理を行
うため、スタック時間が非常に長くなり、マイクロコン
ピュータの使用効率が低下するという問題がある。
（ＩＰ、Ａ、ＰＳＷ）の内容をＲＡＭにスタックする場
合、一つ一つＲＡＭの番地を選択して書き込む処理を行
うため、スタック時間が非常に長くなり、マイクロコン
ピュータの使用効率が低下するという問題がある。
かかる事情はレジスタの内容の待避が必要とされるＰＵ
ＳＨ命令、ＰＯＰ命令においても同様である。
ＳＨ命令、ＰＯＰ命令においても同様である。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、高速のスタック動作を可能とするマイクロコン
ピュータの提供を目的とする。
であり、高速のスタック動作を可能とするマイクロコン
ピュータの提供を目的とする。
本発明は片側をスタック用のＲＡＭに直結し、もう一方
の側をＣＰＵのデータバス線に接続されたテンポラリレ
ジスタ群と、データのアクセスのたびに使用される使用
頻度の高いＣＰＵ内部に設けられた複数のレジスタとを
有し、待避処理のとき前記ＣＰＵ内部のレジスタの内容
を前記テンポラリレジスタ群の一部に転送し、更に該テ
ンポラリレジスタ群の全部の内容を前記ＲＡＭ中に転送
することにより高速のスタック動作を可能とすることを
特徴とする。
の側をＣＰＵのデータバス線に接続されたテンポラリレ
ジスタ群と、データのアクセスのたびに使用される使用
頻度の高いＣＰＵ内部に設けられた複数のレジスタとを
有し、待避処理のとき前記ＣＰＵ内部のレジスタの内容
を前記テンポラリレジスタ群の一部に転送し、更に該テ
ンポラリレジスタ群の全部の内容を前記ＲＡＭ中に転送
することにより高速のスタック動作を可能とすることを
特徴とする。
使用頻度の高いものは、待避用のテンポラリレジスタと
は別に、通常のデータ処理用のレジスタを設け、比較的
使用頻度の低いものはＲＡＭに直結するテンポラリレジ
スタ群の一部を通常のデータ処理にも兼用する。これに
よりデータバスの使用頻度が緩和され、高速のデータ処
理が可能となる。
は別に、通常のデータ処理用のレジスタを設け、比較的
使用頻度の低いものはＲＡＭに直結するテンポラリレジ
スタ群の一部を通常のデータ処理にも兼用する。これに
よりデータバスの使用頻度が緩和され、高速のデータ処
理が可能となる。
待避処理においては、ＣＰＵの内部のレジスタの内容を
未使用のテンポラリレジスタ群に転送する。その後テン
ポラリレジスタ群の内容を一度にＲＡＭに格納すること
により、高速のスタック動作が可脂となる。
未使用のテンポラリレジスタ群に転送する。その後テン
ポラリレジスタ群の内容を一度にＲＡＭに格納すること
により、高速のスタック動作が可脂となる。
次に図を谷照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る高速スタック動作を可
ｔｋとするマイクロコンピュータの部分構成図であり、
ｌはアドレスバス、２はデータバスである。３は待避さ
れるレジスタの内容がスタックされるＲＡＭであり、４
はハードウェアスタックポインタ（Ｈ３Ｐ）で；鳴り込
み命令に従いスタ、りす−２．ｇＲＡＭの番地指定を行
う。
。第１図は本発明の実施例に係る高速スタック動作を可
ｔｋとするマイクロコンピュータの部分構成図であり、
ｌはアドレスバス、２はデータバスである。３は待避さ
れるレジスタの内容がスタックされるＲＡＭであり、４
はハードウェアスタックポインタ（Ｈ３Ｐ）で；鳴り込
み命令に従いスタ、りす−２．ｇＲＡＭの番地指定を行
う。
５はＡＬＵ（アリスメティックロジックアレイ）であり
、命令に従い算術演算や論理演算を行う、６はＡＬＵ５
の演算結果の状態を示すプログラムステータスワード（
ＰＳＷ）である、７は実行中のプログラムのアドレスの
Ｆ位８ビットを示すプログラムカウンタであり、８は上
位８ビツトを示すプログラムカウンタである。９はプロ
グラム処理が終了するたびに次のプログラムの７ドレス
を指定するためにプログラムカウンタの内容を逐次更新
するためのインクリメント／ディクリメントカウンタ（
Ｉ １０）である。
、命令に従い算術演算や論理演算を行う、６はＡＬＵ５
の演算結果の状態を示すプログラムステータスワード（
ＰＳＷ）である、７は実行中のプログラムのアドレスの
Ｆ位８ビットを示すプログラムカウンタであり、８は上
位８ビツトを示すプログラムカウンタである。９はプロ
グラム処理が終了するたびに次のプログラムの７ドレス
を指定するためにプログラムカウンタの内容を逐次更新
するためのインクリメント／ディクリメントカウンタ（
Ｉ １０）である。
またｌＯはブツシュ命令（ＰＵＳＨ）、ポツプ命令（Ｆ
ｏｒ）の際に使用されるプログラムのアドレスのｆ位８
ビットを指定するソフトウェアスタックポインタであり
、１１は上位８ビツトを指定するスタックポインタであ
る。
ｏｒ）の際に使用されるプログラムのアドレスのｆ位８
ビットを指定するソフトウェアスタックポインタであり
、１１は上位８ビツトを指定するスタックポインタであ
る。
１２はテンポラリレジスタ群であり、各レジスタ１３〜
２０は双方向性バスによりＲＡＭ３のビット線に直結し
ているとともに、別の双方向性パスによりデータバスに
も接続している。１３はアキュームレータ（Ａ）であり
、１４．１５は汎用レジスタ（Ｂ 、 Ｃ）である。１
６は例えば割り込みが発生した時のようにＲＡＭに待避
する惑星があるとき、ＰＳＷの内容を一時的に格納する
待避用のテンポラリレジスタである。３７〜２０はそれ
ぞれ同様の目的のために設けられたレジスタ７．８，１
０．１１の内容を一時的に格納する待避用のテンポラリ
レジスタであるや なお各回路をクロック動作させる同期信号は図示してい
ない。
２０は双方向性バスによりＲＡＭ３のビット線に直結し
ているとともに、別の双方向性パスによりデータバスに
も接続している。１３はアキュームレータ（Ａ）であり
、１４．１５は汎用レジスタ（Ｂ 、 Ｃ）である。１
６は例えば割り込みが発生した時のようにＲＡＭに待避
する惑星があるとき、ＰＳＷの内容を一時的に格納する
待避用のテンポラリレジスタである。３７〜２０はそれ
ぞれ同様の目的のために設けられたレジスタ７．８，１
０．１１の内容を一時的に格納する待避用のテンポラリ
レジスタであるや なお各回路をクロック動作させる同期信号は図示してい
ない。
次に本発明の実施例の動作について説明するが、まず通
常のプログラム処理の動作について説明する。命令の内
容がレジスタ（Ａ）１３とメモリの１００番地にあるデ
ータとの算術和を取るものであるとする。まずＰＣＬ７
、ＰＣＨ８によって指定される番地がアドレスバスｌ
を介してメモリに入力される。これによりメモリのその
番地内の命令が増り出される。このとき同時にアドレス
バスｌを介してＩ／Ｄ９に入力し、カウントを１つ増や
してＰＣＬ７ 、ＰＣＨ８に戻る。メモリのその番地内
の命令が取り出される。この命令はＣＰＵ内の不図示の
ＰＬＡ （プログラムロジック７レイ）によって解読さ
れ、命令実行用の［１？信号が出力される。すなわちレ
ジスタＡとメモリの１００番地の内容の算術和をとるた
めに、それぞれがデータバス２．アドレスバスｌを介し
てＡＬＵ５に入力される。演算が終了するとその結果は
レジスタに再び格納されるとともに。
常のプログラム処理の動作について説明する。命令の内
容がレジスタ（Ａ）１３とメモリの１００番地にあるデ
ータとの算術和を取るものであるとする。まずＰＣＬ７
、ＰＣＨ８によって指定される番地がアドレスバスｌ
を介してメモリに入力される。これによりメモリのその
番地内の命令が増り出される。このとき同時にアドレス
バスｌを介してＩ／Ｄ９に入力し、カウントを１つ増や
してＰＣＬ７ 、ＰＣＨ８に戻る。メモリのその番地内
の命令が取り出される。この命令はＣＰＵ内の不図示の
ＰＬＡ （プログラムロジック７レイ）によって解読さ
れ、命令実行用の［１？信号が出力される。すなわちレ
ジスタＡとメモリの１００番地の内容の算術和をとるた
めに、それぞれがデータバス２．アドレスバスｌを介し
てＡＬＵ５に入力される。演算が終了するとその結果は
レジスタに再び格納されるとともに。
ＰＳＷ６によって＠算結果の状態が示される。こうして
−命令の実行が終了する。
−命令の実行が終了する。
次に第２図、第３図のタイミングチャートを参照しなが
ら本発明の実施例の割り込み発生時におけるスタック動
作について説明する。外部装置から割り込み要求があり
、ＣＰＵがこれを受は付けたとする０割り込み処理プロ
グラムの実行はメインルーチンから割り込みのルーチン
に分岐することによりなされるが、割り込み処理後１元
のメインルーチンに戻るために割り込み時の各レジスタ
の内容はＲＡＭ３に待避させなければならない。
ら本発明の実施例の割り込み発生時におけるスタック動
作について説明する。外部装置から割り込み要求があり
、ＣＰＵがこれを受は付けたとする０割り込み処理プロ
グラムの実行はメインルーチンから割り込みのルーチン
に分岐することによりなされるが、割り込み処理後１元
のメインルーチンに戻るために割り込み時の各レジスタ
の内容はＲＡＭ３に待避させなければならない。
まずＴ１でＰＣＬ７からデータバス２を介して対応する
Ｔ（ＰＣＬ）１７に転送される。同様にＴ２ではＰＣＨ
８からＴ （ＰＣＨ）１８に、Ｔ３では５ＳＰＬＩＯか
らＴ（ＳＳＰＬ）１９に、Ｔ４では５ＳＰＨＩＩからＴ
（ＳＳＰＨ）２０に、Ｔ５ではＰＳＷから”ｒ（ｐｓｗ
）１６に次々と転送される。Ｔ６ではテンポラリレジス
タ群１２の内容がＨ３Ｐ４で指定されるＲＡＭ３のアド
レスに一度に転送される。
Ｔ（ＰＣＬ）１７に転送される。同様にＴ２ではＰＣＨ
８からＴ （ＰＣＨ）１８に、Ｔ３では５ＳＰＬＩＯか
らＴ（ＳＳＰＬ）１９に、Ｔ４では５ＳＰＨＩＩからＴ
（ＳＳＰＨ）２０に、Ｔ５ではＰＳＷから”ｒ（ｐｓｗ
）１６に次々と転送される。Ｔ６ではテンポラリレジス
タ群１２の内容がＨ３Ｐ４で指定されるＲＡＭ３のアド
レスに一度に転送される。
割り込み処理が終了すると１元のメインルーチンに戻る
ためにＲＡＭ３に待避した内容は第３図のＴＩに示すよ
うにＲＡＭ３のピッ）Ｍを介して一度に対応するテンポ
ラリレジスタ群１２に出力される。Ｔ２ではＴ（ＰＳＷ
）１６からデータバス２を介して対応するＰＳＷＩ ６
に転送される。
ためにＲＡＭ３に待避した内容は第３図のＴＩに示すよ
うにＲＡＭ３のピッ）Ｍを介して一度に対応するテンポ
ラリレジスタ群１２に出力される。Ｔ２ではＴ（ＰＳＷ
）１６からデータバス２を介して対応するＰＳＷＩ ６
に転送される。
同様にＴ２ではＴ（ＰＳＷ）１６からＰＳＷ６に、Ｔ３
ではＴ （ＳＳＰＨ）２０から５ＳＰＨＩＩに、Ｔ４で
はＴ（ＳＳＰＬ）１９から５ＳＰＩ、１０に、Ｔ５では
Ｔ（ＰＣ）ｆ）１８からＰＣＨ８に、Ｔ６−１？はＴ（
ＰＣＩ、）１７からＰＣＬ７に次々と転送される。
ではＴ （ＳＳＰＨ）２０から５ＳＰＨＩＩに、Ｔ４で
はＴ（ＳＳＰＬ）１９から５ＳＰＩ、１０に、Ｔ５では
Ｔ（ＰＣ）ｆ）１８からＰＣＨ８に、Ｔ６−１？はＴ（
ＰＣＩ、）１７からＰＣＬ７に次々と転送される。
このように実施例では割り込み命令（ＰＵＳＨ命令、Ｐ
ＯＰ命令でも同様）が発生して各レジスタの内容を一時
的に待避する必要があるとき、ＲＡＭ３の各ビットライ
ンに直結するテンポラリレジスタｎ１２からＲＡＭ３へ
の待避および復帰が１クロック動作で可ず駈であり、従
って高速のスタック動作が可能となる。
ＯＰ命令でも同様）が発生して各レジスタの内容を一時
的に待避する必要があるとき、ＲＡＭ３の各ビットライ
ンに直結するテンポラリレジスタｎ１２からＲＡＭ３へ
の待避および復帰が１クロック動作で可ず駈であり、従
って高速のスタック動作が可能となる。
また汎用レジスタ（Ａ、Ｂ、Ｃ）１３，１４゜１５、は
構成が簡単でかつ使用頻度が少ないので、待避機能と作
業機能を兼用させることにより、占有面積の低減化を図
ることができる。
構成が簡単でかつ使用頻度が少ないので、待避機能と作
業機能を兼用させることにより、占有面積の低減化を図
ることができる。
以上説明したように、本発明によれば待避用のＲＡＭに
直結するテンポラリレジスタ群を設けることにより高速
のスタック動作を可能とするとともに、構成が簡単で使
用頻度の比較的少ない汎用レジスタをテンポラリレジス
タ群のレジスタとして兼用しているので、占有面積の低
減化を図ることが可能となる。
直結するテンポラリレジスタ群を設けることにより高速
のスタック動作を可能とするとともに、構成が簡単で使
用頻度の比較的少ない汎用レジスタをテンポラリレジス
タ群のレジスタとして兼用しているので、占有面積の低
減化を図ることが可能となる。
第１図は本発明の実施例に係るマイクロコンピュータの
部分構成図であり、第２図、第３図は第１図に示すマイ
クロコンピュータの動作を説明するタイミングチャート
である。 ■・・・アドレスバス ２・・・データバス ３・・・ＲＡＭ （ランダムアクセスメモリ）４・・・
Ｈ４Ｆ（ハードスタックポインタ）５・・・ＡＬＵ（ア
リスフティー２クロジーフクユニツト ６・・・ＰＳＷ （−７’ログラムステータスワード）
７・・・ＰＣＬ （−ド位８ビットのプログラムカウン
タ） ８・・・ＰＣＨ（上位８ビツトのプログラムカウンタ） ９・・・Ｉ／Ｄ（インクリメンタナディクリメンタ１０
・・・５ＳＰＬ （下位８ビツトソフトウエアスタツク
ポインタ） １２・・・テンポラリレジスタ群 １３．１４．１５・・・汎用レジスタ １６・・−ＰＳＷ８の待避用テンポラリレジスター７・
・・ＰＣＬ７の待避用テンポラリレジスター８・・・Ｐ
ＣＨ８の待避用テンポラリレジスター９・・・５ＳＰＬ
ＩＯの待避用テンボラリレジス２０・・・Ｓ Ｓ Ｐ
Ｈ１１の待避用デンボラリレジスタ グ。
部分構成図であり、第２図、第３図は第１図に示すマイ
クロコンピュータの動作を説明するタイミングチャート
である。 ■・・・アドレスバス ２・・・データバス ３・・・ＲＡＭ （ランダムアクセスメモリ）４・・・
Ｈ４Ｆ（ハードスタックポインタ）５・・・ＡＬＵ（ア
リスフティー２クロジーフクユニツト ６・・・ＰＳＷ （−７’ログラムステータスワード）
７・・・ＰＣＬ （−ド位８ビットのプログラムカウン
タ） ８・・・ＰＣＨ（上位８ビツトのプログラムカウンタ） ９・・・Ｉ／Ｄ（インクリメンタナディクリメンタ１０
・・・５ＳＰＬ （下位８ビツトソフトウエアスタツク
ポインタ） １２・・・テンポラリレジスタ群 １３．１４．１５・・・汎用レジスタ １６・・−ＰＳＷ８の待避用テンポラリレジスター７・
・・ＰＣＬ７の待避用テンポラリレジスター８・・・Ｐ
ＣＨ８の待避用テンポラリレジスター９・・・５ＳＰＬ
ＩＯの待避用テンボラリレジス２０・・・Ｓ Ｓ Ｐ
Ｈ１１の待避用デンボラリレジスタ グ。
Claims (1)
- 【特許請求の範囲】 片側をスタック用のＲＡＭに直結し、もう一方の側をＣ
ＰＵのデータバス線に接続されたテンポラリレジスタ群
と、 データのアクセスのたびに使用される使用頻度の高いＣ
ＰＵ内部に設けられた複数のレジスタとを有し、 待避処理のとき前記ＣＰＵ内部のレジスタの内容を前記
テンポラリレジスタ群の一部に転送し、更に該テンポラ
リレジスタ群の全部の内容を前記ＲＡＭ中に転送するこ
とにより高速のスタック動作を可能とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225233A JPS6285339A (ja) | 1985-10-09 | 1985-10-09 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225233A JPS6285339A (ja) | 1985-10-09 | 1985-10-09 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6285339A true JPS6285339A (ja) | 1987-04-18 |
Family
ID=16826076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225233A Pending JPS6285339A (ja) | 1985-10-09 | 1985-10-09 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6285339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130727U (ja) * | 1990-04-13 | 1991-12-27 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113144A (en) * | 1980-12-30 | 1982-07-14 | Seiko Epson Corp | Stored program computer |
| JPS58225443A (ja) * | 1982-06-25 | 1983-12-27 | Nec Corp | 高速デ−タ処理装置 |
| JPS59206969A (ja) * | 1983-05-11 | 1984-11-22 | Hitachi Ltd | マイクロプロセツサ |
-
1985
- 1985-10-09 JP JP60225233A patent/JPS6285339A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113144A (en) * | 1980-12-30 | 1982-07-14 | Seiko Epson Corp | Stored program computer |
| JPS58225443A (ja) * | 1982-06-25 | 1983-12-27 | Nec Corp | 高速デ−タ処理装置 |
| JPS59206969A (ja) * | 1983-05-11 | 1984-11-22 | Hitachi Ltd | マイクロプロセツサ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130727U (ja) * | 1990-04-13 | 1991-12-27 |
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