JPS62259158A - 割込み要求回路 - Google Patents
割込み要求回路Info
- Publication number
- JPS62259158A JPS62259158A JP10205486A JP10205486A JPS62259158A JP S62259158 A JPS62259158 A JP S62259158A JP 10205486 A JP10205486 A JP 10205486A JP 10205486 A JP10205486 A JP 10205486A JP S62259158 A JPS62259158 A JP S62259158A
- Authority
- JP
- Japan
- Prior art keywords
- address
- interruption
- vector
- vector address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ（以下、ＣＰＵという）の
割込み要求回路に係シ、特に、要求源の検索を短時間に
行なうのに好適な割込み要求回路に関する。
割込み要求回路に係シ、特に、要求源の検索を短時間に
行なうのに好適な割込み要求回路に関する。
１つのＣＰＵで多数の周辺装置を制御する場合、ＣＰＵ
への割込処理を行なう割込み要求回路を設け、ＣＰＵを
効率良く使用するようにしている。
への割込処理を行なう割込み要求回路を設け、ＣＰＵを
効率良く使用するようにしている。
例えば、特開昭６０−６８４５０号公報記載の割込み要
求回路は、複数の周辺デバイスの割込み要求線を特定の
抵抗比を有する抵抗を用いてラダー接続し、ラダー抵抗
回路の出力電圧をＡ／Ｄ変換することで割込み要求源の
検索を行なってｈる。
求回路は、複数の周辺デバイスの割込み要求線を特定の
抵抗比を有する抵抗を用いてラダー接続し、ラダー抵抗
回路の出力電圧をＡ／Ｄ変換することで割込み要求源の
検索を行なってｈる。
（発明が解決しようとする問題点」
上述した割込み要求回路は、要求源が多数るると要求源
の検索に時間がかかシ、高速割込み処理ができなくなる
という問題がある。
の検索に時間がかかシ、高速割込み処理ができなくなる
という問題がある。
本発明の目的は、割込み要求源の検索時間を不要にし、
ＣＰＵの高速割込処理を可能にする割込み要求回路を提
供す葛ことにある。
ＣＰＵの高速割込処理を可能にする割込み要求回路を提
供す葛ことにある。
〔問題点を解決するための手段ｊ
上記目的は、割込み要求回路を、割込み要求源に対応し
たベクタアドレスを格納するメモリと、割込み信号から
優先順位に対応したベクタアドレスアクセス用アドレス
を作成する回路と、割込み要求時Ｋ ＣＰ Ｕ ７ｊｉ
特定アドレスを送出したとき前記メモリをアクセス状態
とし該メモリから読み出されたベクタアドレスを前記Ｃ
ＰＵにフェッチさせる回路とで構成することにより、達
成される。
たベクタアドレスを格納するメモリと、割込み信号から
優先順位に対応したベクタアドレスアクセス用アドレス
を作成する回路と、割込み要求時Ｋ ＣＰ Ｕ ７ｊｉ
特定アドレスを送出したとき前記メモリをアクセス状態
とし該メモリから読み出されたベクタアドレスを前記Ｃ
ＰＵにフェッチさせる回路とで構成することにより、達
成される。
予めメモリ内に割込要求源に対応するベクタアドレスを
格納しておき、ＣＰＵに対して割込み要求があったとき
破割込み要求信号から割込処理を行なう要求源を示すベ
クタアドレスのアクセス用アドレスを作成し、該アクセ
ス用アドレスのベクタアドレスをメモリから読み出して
ＣＰＵにフェッチさせる。このため、ＣＰＵは割込み要
求源を検索する必要がない。
格納しておき、ＣＰＵに対して割込み要求があったとき
破割込み要求信号から割込処理を行なう要求源を示すベ
クタアドレスのアクセス用アドレスを作成し、該アクセ
ス用アドレスのベクタアドレスをメモリから読み出して
ＣＰＵにフェッチさせる。このため、ＣＰＵは割込み要
求源を検索する必要がない。
以下、本発明の一実施例を図面を参照して説明する。
図は、割込み要求回路の構成図である。図において、図
示しない各周辺装置から出力される割込、み要求信号９
は割込み信号ラッチ回路１にラッチされ、優先順位決定
回路２で優先順位がエンコードされる。
示しない各周辺装置から出力される割込、み要求信号９
は割込み信号ラッチ回路１にラッチされ、優先順位決定
回路２で優先順位がエンコードされる。
ベクタアドレス用ＲＡＭ８には、割込み要求源に対応し
たベクタアドレスが書き込まれている。
たベクタアドレスが書き込まれている。
この書き込みは、初期状態等において、書き込み用アド
レス値をベクタアドレス書き込み用アドレスレジスタ７
にセットし、ベクタアドレスをベクタチータレジスタロ
にセットし、ＲＡＭ８を書き込み状態にすることによシ
行なう。このＲＡＭ８から必要なベクタアドレスを読み
出すときは、ベクタアドレスアクセス用アドレスを用い
る。
レス値をベクタアドレス書き込み用アドレスレジスタ７
にセットし、ベクタアドレスをベクタチータレジスタロ
にセットし、ＲＡＭ８を書き込み状態にすることによシ
行なう。このＲＡＭ８から必要なベクタアドレスを読み
出すときは、ベクタアドレスアクセス用アドレスを用い
る。
図示しないＣＰＵへは、いずれかの周辺装置から割込み
要求が発生したことと、優先順位が決定したことくより
割込処理を行なう。そこで、ＣＰＵに対して割込み要求
がめった時点での前記優先順位決定回路２から出力され
る優先順位のエンコード信号を、前述したベクタアドレ
スアクセス用アドレスとして、アクセス用アドレスレジ
スタ５を通してＲＡＭ８のアクセス用アドレス線に送出
させる。一方、ＣＰＵは割込み要求があったとき、アド
レスバス上に特定アドレスを送出し、ＲＡＭ８から読み
出されるベクタアドレスをフェッチしようとする。この
とき、アドレスデコーダ３は、割込み要求があったこと
と特定アドレスがアドレスバス上に確定したこととの条
件をとり、ＲＡＭ８をアクセス状ＭＫ（、、割込み要求
源に対応したベクタアドレスをデータバスバッファ４を
介してデータバス上〈送出する。ＣＰＵは、このベクタ
アドレスをフェッチし、割込み処理を開始する。
要求が発生したことと、優先順位が決定したことくより
割込処理を行なう。そこで、ＣＰＵに対して割込み要求
がめった時点での前記優先順位決定回路２から出力され
る優先順位のエンコード信号を、前述したベクタアドレ
スアクセス用アドレスとして、アクセス用アドレスレジ
スタ５を通してＲＡＭ８のアクセス用アドレス線に送出
させる。一方、ＣＰＵは割込み要求があったとき、アド
レスバス上に特定アドレスを送出し、ＲＡＭ８から読み
出されるベクタアドレスをフェッチしようとする。この
とき、アドレスデコーダ３は、割込み要求があったこと
と特定アドレスがアドレスバス上に確定したこととの条
件をとり、ＲＡＭ８をアクセス状ＭＫ（、、割込み要求
源に対応したベクタアドレスをデータバスバッファ４を
介してデータバス上〈送出する。ＣＰＵは、このベクタ
アドレスをフェッチし、割込み処理を開始する。
以上のように本実施例だよれば、ＣＰＵが割込み要求源
の検索を行なう時間が不要となシ、高速な割込み処理が
可能となる。
の検索を行なう時間が不要となシ、高速な割込み処理が
可能となる。
〔発明の効果）
本発明によれば、割込み要求源の検索時間が無くなル、
高速割込み処理が可能となる。
高速割込み処理が可能となる。
図は、本発明の一実施例に係る割込み要求回路の構成図
でさる。 １・・・割込み信号ラッチ回路、２・・・優先順位決定
回路、３・・・アドレスデコーダ、４・・・データバス
バッファ、５・・・アクセス用アドレスレジスタ、６・
・・ベクタデータレジスタ、７・・・ペクタアドレス！
込−ｚ用アドレスレジスタ、８・・・ベクタアドレス用
ＲＡＭ、？・・・割込み要求信号 ２・″“１ 、： 一一ノ
でさる。 １・・・割込み信号ラッチ回路、２・・・優先順位決定
回路、３・・・アドレスデコーダ、４・・・データバス
バッファ、５・・・アクセス用アドレスレジスタ、６・
・・ベクタデータレジスタ、７・・・ペクタアドレス！
込−ｚ用アドレスレジスタ、８・・・ベクタアドレス用
ＲＡＭ、？・・・割込み要求信号 ２・″“１ 、： 一一ノ
Claims (1)
- １、割込み要求源に対応したベクタアドレスを格納する
メモリと、割込み信号から優先順位に対応したベクタア
ドレスアクセス用アドレスを作成する回路と、割込み要
求時にマイクロプロセッサが特定アドレスを送出したと
き前記メモリをアクセス状態とし該メモリから読み出さ
れたベクタアドレスを前記マイクロプロセッサにフェッ
チさせる回路とを備えてなる割込み要求回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205486A JPS62259158A (ja) | 1986-05-06 | 1986-05-06 | 割込み要求回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205486A JPS62259158A (ja) | 1986-05-06 | 1986-05-06 | 割込み要求回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62259158A true JPS62259158A (ja) | 1987-11-11 |
Family
ID=14317053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205486A Pending JPS62259158A (ja) | 1986-05-06 | 1986-05-06 | 割込み要求回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62259158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7073045B2 (en) | 2003-06-27 | 2006-07-04 | Fujitsu Limited | Memory interface circuit having plurality of prefetch buffers, each assigned to either first prefetch buffer enabled for rewrite or second prefetch buffer disabled for rewrite during normal operation period |
-
1986
- 1986-05-06 JP JP10205486A patent/JPS62259158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7073045B2 (en) | 2003-06-27 | 2006-07-04 | Fujitsu Limited | Memory interface circuit having plurality of prefetch buffers, each assigned to either first prefetch buffer enabled for rewrite or second prefetch buffer disabled for rewrite during normal operation period |
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