JPH01224851A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01224851A JPH01224851A JP63050522A JP5052288A JPH01224851A JP H01224851 A JPH01224851 A JP H01224851A JP 63050522 A JP63050522 A JP 63050522A JP 5052288 A JP5052288 A JP 5052288A JP H01224851 A JPH01224851 A JP H01224851A
- Authority
- JP
- Japan
- Prior art keywords
- zero
- byte
- data
- flag
- storage device
- Prior art date
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- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特に高速アクセス可能
な緩衝記憶装置を有するデータ処理装置に関する。
な緩衝記憶装置を有するデータ処理装置に関する。
従来技術
従来、緩衝記憶装置から中央処理装置へのデータ転送に
おいては、主記憶装置上の一部メモリ空間の写しを緩衝
記憶装置内に予め有するようにしておくことにより、高
速アクセスが可能となっている。この場合のデータ転送
はブロックデータ中の内容をそのまま主記憶装置から緩
衝記憶装置へ、またｍｉｉ記憶装置から主記憶装置へな
される方式％式％ 上述した従来技術においては、ａｍ記憶装置が。
おいては、主記憶装置上の一部メモリ空間の写しを緩衝
記憶装置内に予め有するようにしておくことにより、高
速アクセスが可能となっている。この場合のデータ転送
はブロックデータ中の内容をそのまま主記憶装置から緩
衝記憶装置へ、またｍｉｉ記憶装置から主記憶装置へな
される方式％式％ 上述した従来技術においては、ａｍ記憶装置が。
主記憶装置のメモリ空間の一部の写しとなっているのみ
であることから、緩衝記憶装置内のブロックデータがあ
るバイト位置から上位のバイトがすべてゼロとなってい
る様ないわゆるリーディングゼロデータに対してもすべ
のバイトを中央処理装置が緩衝記憶装置から読出し、そ
の読出されたデータを中央処理装置内で判断する方式と
なっているので、リーディングゼロデータに対してもそ
のデータ処理速度を向上させることができないという欠
点がある。
であることから、緩衝記憶装置内のブロックデータがあ
るバイト位置から上位のバイトがすべてゼロとなってい
る様ないわゆるリーディングゼロデータに対してもすべ
のバイトを中央処理装置が緩衝記憶装置から読出し、そ
の読出されたデータを中央処理装置内で判断する方式と
なっているので、リーディングゼロデータに対してもそ
のデータ処理速度を向上させることができないという欠
点がある。
発明の目的
そこで、本発明は従来技術のこの様な欠点を解決すべく
なされたものであって、その目的とするところは、リー
ブイブゼロデータに対するデータ処理速度を向上させる
ことが可能なデータ処理装置を提供することにある。
なされたものであって、その目的とするところは、リー
ブイブゼロデータに対するデータ処理速度を向上させる
ことが可能なデータ処理装置を提供することにある。
発明の溝成
本発明によれば、主記憶装置と、中央処理装置と、これ
等両装置の中間に位置し前記中央処理装置から高速アク
セス可能な緩衝記憶装置とを含むデータ処理装置であっ
て、前記主記憶装置から前記緩衝記憶装置へのブロック
転送時に、転送データのバイト毎のゼロ検出を行い所定
バイト位置がら上位のバイトが全てゼロバイトであるリ
ーディングぜ口状態のときにこれを示すフラグ手段と、
前記リーディングゼロ状態が示されているときに、該当
するバイトの前記中央処理装置からのアクセスに応谷し
て固定的にゼロを発生して前記中央処理装置へ送出する
ゼロ発生手段とを有することを特徴とするデータ処理装
置が得られる。
等両装置の中間に位置し前記中央処理装置から高速アク
セス可能な緩衝記憶装置とを含むデータ処理装置であっ
て、前記主記憶装置から前記緩衝記憶装置へのブロック
転送時に、転送データのバイト毎のゼロ検出を行い所定
バイト位置がら上位のバイトが全てゼロバイトであるリ
ーディングぜ口状態のときにこれを示すフラグ手段と、
前記リーディングゼロ状態が示されているときに、該当
するバイトの前記中央処理装置からのアクセスに応谷し
て固定的にゼロを発生して前記中央処理装置へ送出する
ゼロ発生手段とを有することを特徴とするデータ処理装
置が得られる。
実施例
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
主記憶装置１と中央処理装置９との中間に緩衝記憶装置
３が位置している。
３が位置している。
中央処理装置９からメモリリード指示が出されると、緩
衝記憶装置３内のアドレスタグ記憶部４の内容とアドレ
スとの比較が行われ、両者が一致しなかった場合は主記
憶装置１からのブロック転送が実施される。本実施例で
は、１ブロツクは１６バイトを想定し、主記憶装置１か
らの４バイトづづ４回のバースト転送にて緩衝記憶装置
３に１ブロツクデータが収容されるものとする。
衝記憶装置３内のアドレスタグ記憶部４の内容とアドレ
スとの比較が行われ、両者が一致しなかった場合は主記
憶装置１からのブロック転送が実施される。本実施例で
は、１ブロツクは１６バイトを想定し、主記憶装置１か
らの４バイトづづ４回のバースト転送にて緩衝記憶装置
３に１ブロツクデータが収容されるものとする。
このブロック転送時に、各バイト毎に対応するバイトゼ
ロ検出回路２によりバイト単位のゼロ検出が行われ、そ
の結果及びバイトゼロの連続性が対応するブロック用の
バイト情報レジスタ５にセラ１−される。それと同時に
、データ記憶部６に転送データが、アドレスタグ記憶部
４にアドレス情報が夫々収容される。
ロ検出回路２によりバイト単位のゼロ検出が行われ、そ
の結果及びバイトゼロの連続性が対応するブロック用の
バイト情報レジスタ５にセラ１−される。それと同時に
、データ記憶部６に転送データが、アドレスタグ記憶部
４にアドレス情報が夫々収容される。
次に、中央処理装置９からのメモリリード指示のアドレ
スがアドレスタグ記憶部４の内容と一致した場合には、
第１にバイト情報レジスタ５の内容が取出され、バイト
ゼロフラグがセットされていればマスク生成回路７にて
マスク信号が出力され、データセレクタ８の出力がマス
クされて固定的にゼロが出力され、直ちにアクセスが終
了される。
スがアドレスタグ記憶部４の内容と一致した場合には、
第１にバイト情報レジスタ５の内容が取出され、バイト
ゼロフラグがセットされていればマスク生成回路７にて
マスク信号が出力され、データセレクタ８の出力がマス
クされて固定的にゼロが出力され、直ちにアクセスが終
了される。
この時に、リーディングゼロフラグが同時にセットされ
ている場合は、マスク生成回路７内でマスク信号がホー
ルドされ、同一ブロックへのリード指示に対してはすべ
てゼロ固定出力となる。このホールド状態は別ブロック
へのアクセス指示にてリセットされる。
ている場合は、マスク生成回路７内でマスク信号がホー
ルドされ、同一ブロックへのリード指示に対してはすべ
てゼロ固定出力となる。このホールド状態は別ブロック
へのアクセス指示にてリセットされる。
第２図は本実施例のバイト情報レジスタ５内部の詳細を
示す図である。バイト毎にバイトゼロフラグとリーディ
ングフラグを有する。バイトゼロフラグにはブロック転
送時のゼロ検出結果がセットされ、リーディングゼロフ
ラグにはバイトゼロの連続性がセットされる。このバイ
トゼロの連続性とはあるバイト位置より上位のバイトが
すべてゼロであることを示している。このフラグもブロ
ック転送時にセットされる。
示す図である。バイト毎にバイトゼロフラグとリーディ
ングフラグを有する。バイトゼロフラグにはブロック転
送時のゼロ検出結果がセットされ、リーディングゼロフ
ラグにはバイトゼロの連続性がセットされる。このバイ
トゼロの連続性とはあるバイト位置より上位のバイトが
すべてゼロであることを示している。このフラグもブロ
ック転送時にセットされる。
従って、本実施例ではブロック転送時にセットされたバ
イトゼロフラグとリーディングゼロフラグを使用して、
ゼロデータのメモリ索引を省略しハードウェア的にゼロ
を発生させてアクセスタイムを短縮し、データ処理装置
のパフォーマンスを向上させるものである。
イトゼロフラグとリーディングゼロフラグを使用して、
ゼロデータのメモリ索引を省略しハードウェア的にゼロ
を発生させてアクセスタイムを短縮し、データ処理装置
のパフォーマンスを向上させるものである。
発明の詳細
な説明したように、本発明によれば、主記憶装置から緩
衝記憶装置へのブロック転送時に、バイト毎のゼロ検出
情報とゼロ連続性の情報とを緩衝記憶装置内のレジスタ
にセットし、中央処理装置からのメモリアクセス時にレ
ジスタの情報に従って、データ記憶部からの読出しデー
タかもしくは固定的なゼロデータ発生かを選別すること
により、データゼロのバイトに対する中央処理装置から
のアクセスに対して緩衝記憶装置内メモリの索引を省略
し、高速アクセスを可能とするという効果がある。
衝記憶装置へのブロック転送時に、バイト毎のゼロ検出
情報とゼロ連続性の情報とを緩衝記憶装置内のレジスタ
にセットし、中央処理装置からのメモリアクセス時にレ
ジスタの情報に従って、データ記憶部からの読出しデー
タかもしくは固定的なゼロデータ発生かを選別すること
により、データゼロのバイトに対する中央処理装置から
のアクセスに対して緩衝記憶装置内メモリの索引を省略
し、高速アクセスを可能とするという効果がある。
特に、ストリングデータにおいては、あるバイトから上
位はすべてゼロとなる様なデータ（リーディングゼロデ
ータ）が多く、よって本発明を用いれば、リーディング
ゼロとなっているブロック内のバイトのアクセスはすべ
て省略できることがら、データ処理時間を大幅に短縮し
てシステムとしてのパフォーマンスを向上させ得るとい
う効果がある。
位はすべてゼロとなる様なデータ（リーディングゼロデ
ータ）が多く、よって本発明を用いれば、リーディング
ゼロとなっているブロック内のバイトのアクセスはすべ
て省略できることがら、データ処理時間を大幅に短縮し
てシステムとしてのパフォーマンスを向上させ得るとい
う効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のバイト情報レジスタのフォーマットを示す図である。 主要部分の符号の説明 １・・・・・・主記憶装置 ２・・・・・・バイトゼロ検出回路 ３・・・・・・緩衝記憶装置 ５・・・・・・バイト情報レジスタ ６・・・・・・データ記憶部 ７・・・・・・マスク生成回路 ８・・・・・・セレクタ ９・・・・・・中央処理装置
のバイト情報レジスタのフォーマットを示す図である。 主要部分の符号の説明 １・・・・・・主記憶装置 ２・・・・・・バイトゼロ検出回路 ３・・・・・・緩衝記憶装置 ５・・・・・・バイト情報レジスタ ６・・・・・・データ記憶部 ７・・・・・・マスク生成回路 ８・・・・・・セレクタ ９・・・・・・中央処理装置
Claims (1)
- （１）主記憶装置と、中央処理装置と、これ等両装置の
中間に位置し前記中央処理装置から高速アクセス可能な
緩衝記憶装置とを含むデータ処理装置であって、前記主
記憶装置から前記緩衝記憶装置へのブロック転送時に、
転送データのバイト毎のゼロ検出を行い所定バイト位置
から上位のバイトが全てゼロバイトであるリーディング
ゼロ状態のときにこれを示すフラグ手段と、前記リーデ
ィングゼロ状態が示されているときに、該当するバイト
の前記中央処理装置からのアクセスに応答して固定的に
ゼロを発生して前記中央処理装置へ送出するゼロ発生手
段とを有することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050522A JPH01224851A (ja) | 1988-03-03 | 1988-03-03 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050522A JPH01224851A (ja) | 1988-03-03 | 1988-03-03 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01224851A true JPH01224851A (ja) | 1989-09-07 |
Family
ID=12861314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050522A Pending JPH01224851A (ja) | 1988-03-03 | 1988-03-03 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01224851A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009084210A1 (ja) * | 2007-12-28 | 2009-07-09 | Panasonic Corporation | 情報処理装置 |
| JP2012198639A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Ltd | 制御装置、制御方法およびストレージ装置 |
| JP2016524775A (ja) * | 2013-05-14 | 2016-08-18 | クアルコム，インコーポレイテッド | ダイナミックランダムアクセスメモリのスマートリフレッシュのための方法およびシステム |
-
1988
- 1988-03-03 JP JP63050522A patent/JPH01224851A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009084210A1 (ja) * | 2007-12-28 | 2009-07-09 | Panasonic Corporation | 情報処理装置 |
| US8131968B2 (en) | 2007-12-28 | 2012-03-06 | Panasonic Corporation | Information processing device |
| JP2012198639A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Ltd | 制御装置、制御方法およびストレージ装置 |
| US9003119B2 (en) | 2011-03-18 | 2015-04-07 | Fujitsu Limited | Control apparatus and method, and storage apparatus |
| JP2016524775A (ja) * | 2013-05-14 | 2016-08-18 | クアルコム，インコーポレイテッド | ダイナミックランダムアクセスメモリのスマートリフレッシュのための方法およびシステム |
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