JPH01169645A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、１ワードがｎバイトのメモリ装置に係り、
特にワード境界から外れたｎバイト長データの読出しに
好適なメモリ装置読出し方式に関する。

（従来の技術） 一般に、メモリ装置からの読出しデータをＣＰＵ等へ供
給するのに供されるデータバスの幅は、システムのハー
ドウェア仕様により固定である。例えば第７図に示す３
２ビットＣＰＵ］、１を持つシステムでは、このバス幅
は３２ピッＩ−（＝４バイト）である場合が多い。この
システムでは、メモリ装置】２には４バイトのデータ幅
のメモリ１３が設けられ、４バイト単位で書込み／読出
しを行なうように構成されているのが一般的である。即
ち、第７図のシステムでは、ＣＰＵ’ｉｌの処理単位お
よびメモリ装置１２内のメモリ１３のアクセス単位が４
バイト　（＝１ワード）である。したがって、第７図の
システムで、４バイトデータをメモリ１３から読出して
処理するには、１回のメモリ読出しと］回のＣＰＵＩＩ
によるデータ処理で事足りるはずである。但し、メモリ
１３から読出そうとする４バイト長データが、メモリ１
３上−度に読出される位置、即ちワード境界（フルワー
ド境界）に配置されている必要かある。

ここで、メモリ１３上での４バイト長データの配置例を
第８図に示す。図には、ワード境界からの４バイト領域
（即ちワード境界までの４バイト領域）に配置されたデ
ータ（データ１）と、ワード境界から外れて配置された
データ（データ２）の例が示されている。データ１をメ
モリ１３から取出すには、第９図に示すように１回の読
出しを行なえばよい。これに対してデータ２をメモリ１
３から取出すには、第１０図に示すように２回の読出し
とデータの結合処理とを行なわなければならない。した
がって、４バイト長データの読出しを１回で行なえるよ
うにするには、ユーザがメモリ１３上にデータを配置す
るにあたって、第８図のデータ１のようなワード境界か
らの配置を行なえばよい。しかし実際には、ユーザはデ
ータ配置には気を配らないので第８図のデータ２のよう
にワード境界から外れた配置もなされ、同じ４バイト長
データの処理でもメモリ１３上のデータ配置状態により
、処理速度が変わる。

（発明が解決しようとする問題点） 」二部したように従来は、メモリ上でのデータ配置状態
により処理速度が変わり、ワード境界（フルワード境界
）から外れた１ワード長のデー夕の読出しの場合には読
出し回数が増加し処理速度が低下するという問題があっ
た。

したがってこの発明においては、メモリ装置からの１ワ
ード長のデータの取出しが、同データのメモリ上での配
置状態に無関係に常に最小の読出し回数で行なえるよう
にすることを解決すべき課題とする。

［発明の構成］ （問題点を解決するための手段） この発明は、読出しアドレスにより特定されるｎバイト
長データ（１ワード長のデータ）および同データに続く
前後ｎ−１バイトずつの合計３ｎ−２バイトのデータが
同一アドレスから読出されるようにデータ書込みが行な
われるメモリを用いて、１ワードがｎバイトのメモリ装
置を構成し、上記３ｎ−２バイトのデータ幅のメモリか
ら読出される３ｎ−２バイト長データのうちの必要なｎ
バイト長データ（１ワード長のデータ）を特定するため
の読出しアドレスの下位ビットおよびｎバイト長データ
の読出し／書込み先を先頭バイト位置のアドレスで指定
するか最終バイト位置のアドレスで指定するかを示す信
号に応じ、上記メモリからのデータのうちの必要なｎバ
イト長データを上記読出しアドレスの指定する読出しデ
ータとして選択回路を用いて切出すようにしたことを特
徴とするものである。

また、この発明は、読出し／書込み先の指定が常に先頭
バイト位置のアドレスで行なわれるシステムでは、読出
しアドレスにより特定されるｎバイト長データおよび同
データに後続するｎ−１バイトの合計２０−１バイトの
データが同一アドレスから読出されるようにデータ書込
みが行なわれるメモリを用いてメモリ装置を構成し、２
ｎ−１バイトのデータ幅のメモリから読出される２ｎ−
１バイト長データのうちの必要なｎバイト長データを特
定するための読出しアドレスの下位ビットに応じ、上記
メモリからのデータのうちの必要なｎバイト長データを
切出すようにしたものである。更に、この発明は、読出
し／書込み先の指定が常に最終バイト位置のアドレスで
行なわれるシステムでは、読出しアドレスにより特定さ
れるｎバイト長データおよび同データに先行するｎ−１
バイトの合計２ｎ−１バイトのデータが同一アドレスか
ら読出されるようにデータ書込みが行なわれるメモリを
用いてメモリ装置を構成し、２ｎ−１バイトのデータ幅
のメモリから読出される２ｎ−１バイト長データのうち
の必要なｎバイト長データを特定するための読出しアド
レスの下位ビットに応じ、−上記メモリからのデータの
うちの必要なｎバイト長データを切出すようにしたもの
である。

（作用） 上記の構成によれば、必要なｎバイト長データを特定す
るための読出しアドレスで指定されるメモリ内アドレス
には、上記読出しアドレスで特定されるｎバイト長デー
タ（１ワード長のデータ）が含まれており、このｎバイ
ト長データの先頭または最終バイトの位置は上記読出し
アドレスの下位ビットおよびアドレス指定方式で特定で
きるので、選択回路を用いることにより、読出しアドレ
スに応じてメモリから読出されるデータの中から必要と
するｎバイト長データだけを切出すことができる。

（実施例） 第１図はこの発明の一実施例に係るメモリ装置のブロッ
ク構成を示す。なお、第１図は１ワードが４バイト（ｎ
　＝４）のメモリ装置に実施した場合である。同図にお
いて、２０はデータ幅が１０バイト（３ｎ−２バイト）
のメモリである。メモリ２０は、メモリアレイ２１．　
２２および２３を有している。メモリアレイ２１．２３
のデータ幅は３バイト、メモリアレイ２２のデータ幅は
４バイトである。第１図のメモリ装置をアクセスするＣ
ＰＵなどからは、メモリアレイ２２だけが１．ワードが
４バイトのメモリとして見えるようになっている。即ち
、メモリアレイ２２は第７図のメモリ１３に対応する。

２４はメモリアレイ２１〜２３からの合計１０バイトの
読出しデータのうちの４バイトを外部からの読出しアド
レスの指定するメモリ読出しデータとして選択的に切出
すためのセレクタである。

３１〜３３はメモリアレイ２１〜２３からの読出しデー
タをセレクタ２４の入力に導く線路、３４はセレクタ２
４によって選択されたデータの転送に供される線路であ
る。３５は外部指定される読出しアドレスの転送に供さ
れる線路、３６は線路３５上の読出しアドレスの下位２
ビツトを除く残りアドレスをメモリアレイ２２に対する
読出しアドレス（ワードアドレス）として導くための線
路である。この線路３６は、メモリアレイ２］、、　２
３に対する読出しアドレス指定にも供される。３７は線
路３５上の読出しアドレスの下位２ビツト（ワード内の
バイト位置を示すビット）の転送に供される線路、３８
はメモリ２０（内のメモリアレイ２２）に対する４バイ
ト長データの読出し／書込み先を先頭バイト（最上位バ
イト）位置のアドレス（ＭＳＢアドレス）で指定するか
最終バイト（最下位バイト）位置のアドレス（ＬＳＢア
ドレス）で指定するかを示すＭＳＢ／ＬＳＢ指定信号の
転送に供される線路である。線路３８上のＭＳ　Ｂ／Ｌ
　Ｓ　Ｂ指定信号および線路３７上のアドレス下位ビッ
ト（２ビツト）の連結情報−］　〇　　− （３ビツト）は、セレクタ２４の選択制御に用いられる
。

第２図はメモリアレイ２１〜２３上でのデータ配置例を
示す。まず、メモリアレイ２２のアドレス１８＋（（添
字のＨは１６進表現を示す）を先頭とする４バイト領域
には４バイトデータ“ＢＣＤＥ”が配置され、メモリア
レイ２２のアドレスＩＣＨを先頭とする４バイト領域に
は４バイトデータ“ＦＧＨＩ”が配置される。更にメモ
リアレイ２２のアドレス２０１１を先頭とする４バイト
領域には４バイトデータ“ＪＫＬＭ”が配置される。メ
モリアレイ２２は、前記したように第７図のメモリ１３
に対応するもので、そのアドレスはバイト単位に割付け
られる。但しメモリアレイ２２を対象とするデータ読出
しは４バイト単位で行なわれるので、読出しアドレスの
下位２ビツトは無視される。したがって、例えばＩＢＨ
を示した場合でも１８Ｈの内容（１８Ｈから始まる４バ
イト）が読出され、アドレスＩＥ、４を示した場合でも
ＩＣＨの内容（Ｉ　ＣＨから始まる４バイト）が読出さ
れる。

さて、メモリアレイ２２だけを対象にアドレス１８　ｎ
を先頭（ＭＳＢアドレス）とする４バイトを読出すこと
を考えると、アドレス１８．１には目的とする４バイト
長データのうちの］バイトたけしか存在せず、残りの３
バイトはアドレス１ｃＨから始まる４バイト中に含まれ
ている。このため従来方式であれば、アドレス１．８８
からの４バイトの読出しと、アドレスＩＣＨからの４バ
イト読出しを行ない、前記したように結合処理を行なっ
て目的４バイト長データを取出さなければならない（第
１０図参照）。そこで、この実施例では、（第７図のメ
モリ１３に対応する）メモリアレイ２２とは別に、第１
図に示すように（メモリアレイ２２よりデータ幅が１バ
イトたけ少ない）メモリアレイ２３を設けてメモリ２０
のデータ幅を右側（下位側）に広げ、残り３バイトもア
ドレス１８Ｉ４から同時に読出せるようにしている。同
様に、アドレスＩＥＨを最終（ＬＳＢアドレス）とする
４バイトを読出すことを考えると、アドレスＩＣ＋４に
は目的とする４バイト長データのうちの３バイトたけし
か存在しない。そこで、この実施例では、メモリアレイ
２２とは別に、第１図に示すように（メモリアレイ２２
よりデータ幅が１バイトだけ少ない）メモリアレイ２】
を設けてメモリ２０のデータ幅を左側（上位側）に広げ
、残り１バイトもアドレスＩＣ，から同時に読出せるよ
うにしている。なお、メモリアレイ２１．　２３の３バ
イトデータ（３バイト領域）はメモリ２０（内のメモリ
アレイ２２）に対する読出しアドレスの下位２ビツトを
除く残りアドレスで指定されるようになっている。

上記したように、この実施例では、メモリアレイ２２と
は別にメモリアレイ２１．　２３を設けてメモリ２０の
データ幅を１０バイトに広げている。但し、外部からは
４バイトのデータ幅（メモリアレイ２２のデータ幅）に
見える。そしてメモリアレイ２２には、第７図のメモリ
１３と同様に、外部からの読出しアドレス（の下位２ビ
ツトを除く残りアドレス）によって特定される４バイト
長データが配置される。また同じアドレスで指定される
メモリアレイ２１の３バイト領域には、上記４バイト長
データに先行する３バイトが配置され、同じアドレスで
指定されるメモリアレイ２３の３バイト領域には、上記
４バイト長データに後続する３バイトが配置されるよう
になっている。即ち、読出しアドレス（の下位２ビツト
を除く残りアドレス）によって示されるメモリ２０には
、同アドレスによって特定される４バイト長データおよ
びその前後の各３バイトデータの合計１０バイトデータ
か配置される。

以上のことから、メモリアレイ２２上で前記したように
データが配置されている例では、メモリアレイ２１の例
えばアドレスＩＣＨ（の下位２ビツトを除く残りアドレ
ス）で指定される３バイト領域には４バイトデータ“Ｆ
ＧＨＩ”に先行する３バイトデータ゛’ＣＤＥ″が配置
され、メモリアレイ２１のアドレス２０Ｈ（の下位２ビ
ツトを除く残りアドレス）で指定される３バイト領域に
は４バイトデータ“ＪＫＬＭ”に先行する３バイトデー
タ“ＧＨＩ”が配置される。同様に、メモリアレイ２３
の例えばアドレス１８Ｈ（の下位２ビツトを除く残りア
ドレス）で指定される３バイト領域には４バイトデータ
“ＢＣＤＥ”に後続する３バイトデータ″ＦＧＨ”が配
置され、メモリアレイ２３のアドレス１．Ｃ１４（の下
位２ビツトを除く残りアドレス）で指定される３バイト
領域には４バイトデータ“ＦＧＨＩ″に後続する３バイ
トデータ“ＪＫＬ”が配置される。

次に、この発明の一実施例の動作を、アドレス］Ｂ１４
を先頭とするＭＳＢアドレス指定による４バイト長デー
タ（１ワード長のデータ）の読出しを例に、第３図を参
照して説明する。今、メモリ２０からのデータ読出しの
ために例えば図示せぬ３２ビツトＣＰＵから読出しアド
レスＩＢ、が出力され、線路３５を介してメモリ２０に
供給されたものとする。この線路３５上の読出しアドレ
スＩＢＨのうちの下位２ビツトを除く残りアドレスは線
路３６を介してメモリアレイ２１〜２３に共通に導かれ
、各アレイ２１〜２３のアドレス指定に供される。この
結果、メモリアレイ２１〜２３のそれぞれアドレス１８
Ｉ（の内容か、それぞれ線路３１〜８３に読出される。

線路３１上の３バイト読出しデータ、線路３２上の４バ
イト読出しデータおよび線路３３」二の３バイト読出し
データから成る１０バイト読出しデータはセレクタ２４
に供給される。セレクタ２４には、線路３５上の読出し
アドレスＩＢ＋（のうちの下位２ビツト、ＭＳＢアドレ
ス指定を示すＭＳ　Ｂ／Ｌ　Ｓ　Ｂ指定信号が、それぞ
れ線路３７．３８を介して供給される。この実施例では
、ＭＳ　Ｂ／Ｌ　Ｓ　Ｂ指定信号は論理“０”でＭＳＢ
アドレス指定を示し、論理“］”でＬＳＢアドレス指定
を示す。したがって、ここではＭＳ　Ｂ／Ｌ　Ｓ　Ｂ指
定信号は論理“Ｏ”である。

セレクタ２４は、メモリ２０（内のメモリアレイ２１〜
２３）からの１０バイトの読出しデータの中から連続す
る４バイトを、線路３８．３７上のＭＳＢ／ＬＳＢ指定
信号、読出しアドレスの下位２ビツトに応じて選択する
。このセレクタ２４における選択論理を、メモリアレイ
２１からの３バイトデータのバイト位置を上位から−３
，−２，−１、メモリアレイ２２からの４バイトデータ
のバイト位置を上位から０．１，２，３、メモリアレイ
２２からの３バイトデータのバイト位置を上位から４．
５．６と定義して、第１表に示す。

第１表 さて、ＭＳ　Ｂ／Ｌ　Ｓ　Ｂ指定信号が“０”　（のＭ
ＳＢアドレス指定）で、読出しアドレスがＩＢ０４、し
たがってその下位２ビツトが“１１”であるこの実施例
では、上記第１表から明らかなように、メモリ２０から
の１０バイトデータのうちバイト３〜６の４バイトがセ
レクタ２４から選択的に切出される（第３図参照）。バ
イト３のデータは、アドレス１８Ｈで指定されるメモリ
アレイ２２からの４バイトデータのうちの最下位のバイ
トデータ“Ｅ”であり、バイト４〜６のデータは、アド
レス１８）１で指定されるメモリアレイ２８からの３バ
イトデータ“ＦＧＨ″である。したがって、セレクタ２
４からは４バイト長データ“ＥＦＧＨ”が選択されるこ
とになる。セレクタ２４によって選択された４バイト長
データは線路３４に出力され、ＣＰＵなとの要求元に転
送される。この４バイト長データは、要求元にとっては
、（Ｓ７図のメモリ１３に対応する）メモリアレイ２２
のアドレスＩＢ、（からＩＥＨまでの４バイトデータを
読出したように見える。

同様に、アドレスＩＥＨを最終とするＬＳＢアドレス指
定による４バイト長データ（１ワード長のデータ）の読
出しは、第４図の通りとなる。

即ち、この読出しでは、読出しアドレスＩＥＨと下位２
ビツトを除く残りアドレスが共通のアドレスＩＣ）］で
指定されるメモリアレイ２１〜２３の内容がセレクタ２
４に読出される。ＭＳ　Ｂ、／Ｌ　Ｓ　Ｂ指定信号が“
１”　（のＬＳＢアドレス指定）で、続出しアドレスが
ＩＥｏ、したがってその下位２ビツトが“１０”である
この実施例では、上記第１表から明らかなように、メモ
リアレイ２１〜２３から読出された合計１０バイトのデ
ータのうちバイト−１〜２の４バイトが、セレクタ２４
から選択的に切出される（第４図参照）。

次に、メモリ２０内のメモリアレイ２１〜２３へのデー
タ書込みについて第５図のブロック構成図および第６図
の動作説明図を参照して説明する。

第５図において、２５は外部からの書込みアドレスの下
位２ビツトを除く残りアドレスに“＋１”を加える加算
器、２６は外部からの書込みアドレスの下位２ビツトを
除く残りアドレスに“−１“を加える加算器である。４
１は加算器２５の加算結果を書込みアドレスとしてメモ
リアレイ２１に導くための線路、４２は外部からの書込
みアドレスの下位２ビツトを除く残りアドレスをメモリ
アレイ２２および加算器２５．２６に導くための線路で
ある。また４３は加算器２６の加算結果を書込みアドレ
スとしてメモリアレイ２３に導くための線路、４４は外
部からの４バイト書込みデータをメモリ２０に導くため
の線路である。メモリ２０に導かれる４バイト書込みデ
ータはそのままメモリアレイ２２に導かれ、メモリアレ
イ２１には下位３バイトが、メモリアレイ２３には上位
３バイトか、それぞれ導かれるようになっている。

今、外部から書込みアドレス１８Ｉ（が与えられ、その
下位２ビツトを除く残りアドレス（以下、書込み上位ア
ドレスと呼ぶ）が線路４２に導かれたものとする。同時
に、アドレス１８Ｉ（への４バイトの書込みデータ“Ａ
ＢＣＤ”が線路４４に導かれたものとする。線路４２上
の書込みアドレス１８Ｈの上位アドレスは、そのままメ
モリアレイ２２の書込みアドレス指定に用いられる。ま
た、アドレス１８１（の上位アドレスは、加算器２５に
よって＋１されてメモリアレイ２１のアドレスＩＣ１（
を指定し、加算器２６によって−１されてメモリアレイ
２３のアドレス］４１．を指定する。この結果、メモリ
アレイ２１のアドレスＩＣＨには、第６図に示すように
線路４４上の４バイト書込みデータ“ＡＢＣＤ”のうち
の下位の３バイトデータ“ＢＣＤ”が書込まれ、メモリ
アレイ２２のアドレス１８Ｈには、書込みデータ゛’Ａ
ＢＣＤ”がそのまま書込まれる。また、メモリアレイ２
３のアドレス１４Ｈには、データ“ＡＢＣＤ”のうちの
上位の３バイトデータ“ＡＢＣ”が第６図に示すように
書込まれる。

上記したように、第５図の構成によれば、外部からの４
バイトの書込みデータは、そのままメモリアレイ２２内
の外部指定された書込みアドレスの上位アドレスの示す
４バイト領域に書込まれる。

また、メモリアレイ２３内の上記の上位アドレスの１つ
前のアドレスの示す３バイト領域には４バイト書込みデ
ータの上位３バイトが書込まれ、メモリアレイ２１内の
上記の上位アドレスの１つ先のアドレスの示す３バイト
領域には４バイト書込みデータの下位３バイトが書込ま
れる。したがって、第２図に示したように、メモリアレ
イ２２のアドレス１８１（に４バイトデータ“ＢＣＤＦ
、″が、次のアドレスＩＣに“ＢＣＤＥ”に後続する４
バイトデータ“ＦＧＨＩ”が配置される場合を考えると
、メモリアレイ２１のアドレスＩＣＨにはメモリアレイ
２２のアドレス１．８Ｈに置かれる“ＢＣＤＥ″の下位
３バイト“ＣＤＥ″が置かれ、メモリアレイ２１のアド
レス２０Ｉ）にはメモリアレイ２２のアドレスＩＣＨに
置かれる“ＦＧＨＩ”の下位３バイト“Ｇ　Ｈ’　Ｉ”
か置かれる。同様に、メモリアレイ２３のアドレス１８
Ｉ４にはメモリアレイ２２のアドレスＩＣＨに置かれる
“ＦＧＨＩ”の上位３バイト“ＦＧＨ”が置かれ、メモ
リアレイ２３のアドレスＩＣＨにはメモリアレイ２２の
アドレス２０Ｈに置かれる“ＪＫＬＭ”の上位３バイト
“ＪＫＬ”が置かれる。即ちメモリアレイ２１の各アド
レスには、メモリアレイ２２の同じアドレスに置かれる
４バイトデータに先行する３バイトデータが置かれ、メ
モリアレイ２３の各アドレスには、メモリアレイ２２の
同じアドレスに置かれる４バイトデータに後続する３バ
イトデータが置かれる。

以上は、ＭＳＢアドレス指定およびＬ　Ｓ、　Ｂアドレ
ス指定の両アドレス指定方式が適用されるシステムに実
施した場合について説明したが、例えばＭＳＢアドレス
指定だけしか適用しないシステムではメモリアレイ２１
が不要となり、ＬｓＢアドレス指定たけしか適用しない
システムではメモリアレイ２２か不要となる。いずれの
場合でも、セレクタ２４は読出しアドレスの下位２ビツ
トに応じて選択するように構成されていればよい。また
、前記実施例では、メモリ２ｏを独立した複数のメモリ
アレイ（メモリアレイ２１〜２３）で構成した場合につ
いて説明したが、書込み速度の低下を問題としないなら
ば１つのメモリアレイで構成することも可能である。更
に、前記実施例では１ワードが４バイトのメモリ装置で
ある場合について説明したが、１ワードかｎバイトのメ
モリ装置にも応用可能である。但し、ＭＳＢアドレス指
定およびＬＳＢアドレス指定の両アドレス指定方式が適
用されるシステムでは、メモリ２ｏのデータ幅を３０−
２バイトとし、いずれか一方のアドレス指定方式だけを
適用するシステムでは、メモリ２ｏのデータ幅を２ｎ−
１バイトとする必要がある。

［発明の効果］ 以上詳述したようにこの発明によれば、読出し要求元か
らの読出しアドレスで特定されるｎバイト長データか同
要求元から見てワード境界から外れていても、メモリ装
置内部ではこのｎバイト長データを含む３ｎ−２バイト
長データが同時に読出され、その読出しデータから必要
とするｎバイト長データだけを選択的に切出すことかで
きるので、メモリ装置に対する読出し時の処理速度が向
上する。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るメモリ装置のブロッ
ク構成図、第２図は第１図に示すメモリアレイ２１〜２
３上でのデータ配置例を示す図、第３図および第４図は
第１図の構成における読出し動作を説明するための図、
第５図は第１図の構成に適用される書込み機構の一実施
例を示すブロック構成図、第６図は第５図の構成におけ
る書込み動作を説明するための図、第７図はメモリ装置
を持つ一般的なシステム構成を示す図、第８図は第７図
に示すメモリ上でのデータ配置例を示す図、第９図およ
び第１０図は第７図に示すメモリ装置における読出し動
作を説明するための図である。 ２０・・・メモリ、２１〜２３・・・メモリアレイ、２
４・・セレクタ、２５．２６・・・加算器。 出願人代理人　弁理士　鈴江武彦 べ Ｉ′＋Ｓ ＼ｉ　＝と

Claims (3)

【特許請求の範囲】
1. （１）ｎバイト長データの読出し／書込み先を先頭バイ
   ト位置のアドレスで指定する第１アドレス指定および最
   終バイト位置のアドレスで指定する第２アドレス指定の
   両指定方式が適用される１ワードがｎバイトのメモリ装
   置において、読出しアドレスにより特定されるｎバイト
   長データおよび同データに続く前後ｎ−１バイトずつの
   合計３ｎ−２バイトのデータが同一アドレスから読出さ
   れるようにデータ書込みが行なわれるメモリと、このメ
   モリから読出される３ｎ−２バイト長データのうちの必
   要なｎバイト長データを特定するための読出しアドレス
   の下位ビットおよび上記第１および第２アドレス指定の
   いずれを適用するかを示す指定信号に応じ、上記メモリ
   から読出される３ｎ−２バイト長データのうちの必要な
   ｎバイト長データを切出して、上記読出しアドレスの指
   定する読出しデータとして出力する選択回路とを具備す
   ることを特徴とするメモリ装置。
2. （２）ｎバイト長データの読出し／書込み先が先頭バイ
   ト位置のアドレスで指定される１ワードがｎバイトのメ
   モリ装置において、読出しアドレスにより特定されるｎ
   バイト長データおよび同データに後続するｎ−１バイト
   の合計２ｎ−１バイトのデータが同一アドレスから読出
   されるようにデータ書込みが行なわれるメモリと、この
   メモリから読出される２ｎ−１バイト長データのうちの
   必要なｎバイト長データを特定するための読出しアドレ
   スの下位ビットに応じ、上記メモリから読出される２ｎ
   −１バイト長データのうちの必要なｎバイト長データを
   切出して、上記読出しアドレスの指定する読出しデータ
   として出力する選択回路とを具備することを特徴とする
   メモリ装置。
3. （３）ｎバイト長データの読出し／書込み先が最終バイ
   ト位置のアドレスで指定される１ワードがｎバイトのメ
   モリ装置において、読出しアドレスにより特定されるｎ
   バイト長データおよび同データに先行するｎ−１バイト
   の合計２ｎ−１バイトのデータが同一アドレスから読出
   されるようにデータ書込みが行なわれるメモリと、この
   メモリから読出される２ｎ−１バイト長データのうちの
   必要なｎバイト長データを特定するための読出しアドレ
   スの下位ビットに応じ、上記メモリから読出される２ｎ
   −１バイト長データのうちの必要なｎバイト長データを
   切出して、上記読出しアドレスの指定する読出しデータ
   として出力する選択回路とを具備することを特徴とする
   メモリ装置。