JPH0344304B2 - - Google Patents
Info
- Publication number
- JPH0344304B2 JPH0344304B2 JP58165722A JP16572283A JPH0344304B2 JP H0344304 B2 JPH0344304 B2 JP H0344304B2 JP 58165722 A JP58165722 A JP 58165722A JP 16572283 A JP16572283 A JP 16572283A JP H0344304 B2 JPH0344304 B2 JP H0344304B2
- Authority
- JP
- Japan
- Prior art keywords
- width
- character
- character generator
- display
- full
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Document Processing Apparatus (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半角文字を表示の単位とし、全角文字
と半角文字とが１つの表示画面に混在可能な表示
システムの中でも、特に、文字ジエネレータに対
する電子計算機またはこれに類する装置〔以下、
CPUと称す〕からのアクセスと表示用のアクセ
スとを時分割で行う表示システムにおける文字表
示制御方法に関する。
と半角文字とが１つの表示画面に混在可能な表示
システムの中でも、特に、文字ジエネレータに対
する電子計算機またはこれに類する装置〔以下、
CPUと称す〕からのアクセスと表示用のアクセ
スとを時分割で行う表示システムにおける文字表
示制御方法に関する。
従来例の構成とその問題点
上記表示システムにおいてCPUからの文字ジ
エネレータへのアクセスは、プリンタとCRTが
文字ジエネレータを共有する場合や、ユーザー定
義の文字を表示したい場合に必要となる。第１図
はこの種の従来の文字表示制御装置のブロツク
図、第２図は従来例の全角文字ジエネレータおよ
び半角文字ジエネレータの１文字の配置を示して
いる。ここで、１はCPU、２はリフレツシユバ
ツフアで、この中に全角／半角を示す１ビツトの
情報３が含まれる。４は第１のアドレス切り替え
回路で、全角文字ジエネレータＬ側７と半角文字
ジエネレータＬ側８に与えるアドレスの切り替え
を行う。５は第２のアドレス切り替え回路で、全
角文字ジエネレータＲ側９と半角文字ジエネレー
タＲ側１０に与えるアドレス切り替えを行う。６
はアドレス選択制御回路で、リフレツシユバツフ
ア２から出力される文字コードと前記情報３から
得られる信号をもとに、前記第１、第２のアドレ
ス切り替え回路４，５がCPU１からの信号とリ
フレツシユバツフア２からの信号のどちらかを文
字ジエネレータ７，８，９，１０に伝達するかを
選択するための信号を出力する。表示文字の水平
方向のドツト数をｎドツトとすると１１は（ｎ／
２）ビツトの並列−直列変換回路、１２はCRT
等の表示器である。
エネレータへのアクセスは、プリンタとCRTが
文字ジエネレータを共有する場合や、ユーザー定
義の文字を表示したい場合に必要となる。第１図
はこの種の従来の文字表示制御装置のブロツク
図、第２図は従来例の全角文字ジエネレータおよ
び半角文字ジエネレータの１文字の配置を示して
いる。ここで、１はCPU、２はリフレツシユバ
ツフアで、この中に全角／半角を示す１ビツトの
情報３が含まれる。４は第１のアドレス切り替え
回路で、全角文字ジエネレータＬ側７と半角文字
ジエネレータＬ側８に与えるアドレスの切り替え
を行う。５は第２のアドレス切り替え回路で、全
角文字ジエネレータＲ側９と半角文字ジエネレー
タＲ側１０に与えるアドレス切り替えを行う。６
はアドレス選択制御回路で、リフレツシユバツフ
ア２から出力される文字コードと前記情報３から
得られる信号をもとに、前記第１、第２のアドレ
ス切り替え回路４，５がCPU１からの信号とリ
フレツシユバツフア２からの信号のどちらかを文
字ジエネレータ７，８，９，１０に伝達するかを
選択するための信号を出力する。表示文字の水平
方向のドツト数をｎドツトとすると１１は（ｎ／
２）ビツトの並列−直列変換回路、１２はCRT
等の表示器である。
上記システムにおいて、リフレツシユバツフア
２に記憶されている文字コードと全角／半角を示
す１ビツトの情報３は、第１、第２のアドレス切
り替え回路４，５を介して文字ジエネレータ７，
８，９，１０をアクセスする。第１、第２のアド
レス切り替え回路４，５はCPU１からの信号と
リフレツシユバツフア２からの信号とを時分割で
切り替える様に動作する。全角文字ジエネレータ
７，９及び半角文字ジエネレータ８，１０は第２
図の如く文字パターンが格納されており、アドレ
ス選択制御回路６はリフレツシユバツフア２から
出力される文字コードと全角／半角を示す１ビツ
トの情報３から得られる信号をもとに、全角文字
表示のときは最初の半角文字時間は全角文字ジエ
ネレータＬ側７を、次の半角文字時間は全角文字
ジエネレータＲ側９をアクセスする様に第１、第
２のアドレス切り替え回路４，５に対して制御信
号を送る。半角文字表示のときにアドレス選択制
御回路６は、第１、第２のアドレス切り替え回路
４，５に対し、半角文字ジエネレータＬ側８又は
Ｒ側１０がアクセスされる様に制御信号を出力す
る。すなわち、半角文字時間を単位として全角文
字ジエネレータＬ側７又は半角文字ジエネレータ
Ｌ側８が表示様のアクセス中は全角文字ジエネレ
ータＲ側９と半角ジエネレータＲ側１０は、
CPU１によるアクセス可能状態となり、逆に全
角文字ジエネレータＲ側９と半角文字ジエネレー
タＲ側１０が表示用のアクセス中は全角文字ジエ
ネレータＬ側７と半角文字ジエネレータ８は
CPU１によるアクセス可能状態となる。半角文
字時間１回のアクセスで文字ジエネレータ７又は
８又は９又は１０から並列に読み出された（ｎ／
２）ビツトのデータは並列−直列変換回路１１へ
取り込まれ、直列に変換されたデータは表示器１
２に表示される。
２に記憶されている文字コードと全角／半角を示
す１ビツトの情報３は、第１、第２のアドレス切
り替え回路４，５を介して文字ジエネレータ７，
８，９，１０をアクセスする。第１、第２のアド
レス切り替え回路４，５はCPU１からの信号と
リフレツシユバツフア２からの信号とを時分割で
切り替える様に動作する。全角文字ジエネレータ
７，９及び半角文字ジエネレータ８，１０は第２
図の如く文字パターンが格納されており、アドレ
ス選択制御回路６はリフレツシユバツフア２から
出力される文字コードと全角／半角を示す１ビツ
トの情報３から得られる信号をもとに、全角文字
表示のときは最初の半角文字時間は全角文字ジエ
ネレータＬ側７を、次の半角文字時間は全角文字
ジエネレータＲ側９をアクセスする様に第１、第
２のアドレス切り替え回路４，５に対して制御信
号を送る。半角文字表示のときにアドレス選択制
御回路６は、第１、第２のアドレス切り替え回路
４，５に対し、半角文字ジエネレータＬ側８又は
Ｒ側１０がアクセスされる様に制御信号を出力す
る。すなわち、半角文字時間を単位として全角文
字ジエネレータＬ側７又は半角文字ジエネレータ
Ｌ側８が表示様のアクセス中は全角文字ジエネレ
ータＲ側９と半角ジエネレータＲ側１０は、
CPU１によるアクセス可能状態となり、逆に全
角文字ジエネレータＲ側９と半角文字ジエネレー
タＲ側１０が表示用のアクセス中は全角文字ジエ
ネレータＬ側７と半角文字ジエネレータ８は
CPU１によるアクセス可能状態となる。半角文
字時間１回のアクセスで文字ジエネレータ７又は
８又は９又は１０から並列に読み出された（ｎ／
２）ビツトのデータは並列−直列変換回路１１へ
取り込まれ、直列に変換されたデータは表示器１
２に表示される。
しかしながら上記従来例においては、極端な例
を挙げると、リフレツシユバツフア２と、全角／
半角を示す１ビツトの情報３の記憶内容がすべて
同一半角文字を指定していて、アドレス選択制御
回路６の選択により、第１のアドレス切り替え回
路４がリフレツシユバツフア２からの信号を半角
文字ジエネレータＬ側８に供給することに専念し
ている場合、CPU１からの全角文字ジエネレー
タＬ側７及び半角文字ジエネレータＬ側８へのア
クセスが待たされ、CPU１の処理速度が低下す
るとともに、回線制御等の高速データ転送の割り
込み処理に支障を生じるという問題点がある。
を挙げると、リフレツシユバツフア２と、全角／
半角を示す１ビツトの情報３の記憶内容がすべて
同一半角文字を指定していて、アドレス選択制御
回路６の選択により、第１のアドレス切り替え回
路４がリフレツシユバツフア２からの信号を半角
文字ジエネレータＬ側８に供給することに専念し
ている場合、CPU１からの全角文字ジエネレー
タＬ側７及び半角文字ジエネレータＬ側８へのア
クセスが待たされ、CPU１の処理速度が低下す
るとともに、回線制御等の高速データ転送の割り
込み処理に支障を生じるという問題点がある。
発明の目的
本発明はCPUから文字ジエネレータへの時分
割アクセスを効率よく行うことができる文字表示
制御方法を提供することを目的とする。
割アクセスを効率よく行うことができる文字表示
制御方法を提供することを目的とする。
発明の構成
本発明の文字表示制御方法は、半角文字ジエネ
レータの左右のバンクに同じ半角文字パターンを
配置し、半角文字表示動作が連続した場合に半角
文字時間を一単位として左右のバンクを交互にア
クセスして半角文字を表示し、全角文字ジエネレ
ータの左右のバンクの一方または前記半角文字ジ
エネレータの左右のバンクの一方が表示用のアク
セス中には、前記全角文字ジエネレータの他方の
バンクならびに前記半角ジエネレータの他方のバ
ンクが電子計算機によりアクセス可能状態とする
ことを特徴とする。
レータの左右のバンクに同じ半角文字パターンを
配置し、半角文字表示動作が連続した場合に半角
文字時間を一単位として左右のバンクを交互にア
クセスして半角文字を表示し、全角文字ジエネレ
ータの左右のバンクの一方または前記半角文字ジ
エネレータの左右のバンクの一方が表示用のアク
セス中には、前記全角文字ジエネレータの他方の
バンクならびに前記半角ジエネレータの他方のバ
ンクが電子計算機によりアクセス可能状態とする
ことを特徴とする。
実施例の説明
以下に、本発明の具体的な一実施例を図面とと
もに説明する。第４図は本発明の実施例の構成を
示し、ここで第１図と共通する部分には同一の符
号が付されている。
もに説明する。第４図は本発明の実施例の構成を
示し、ここで第１図と共通する部分には同一の符
号が付されている。
第４図において、１３は半角文字ジエネレータ
Ｌ側８と同一パターンが格納されている半角文字
ジエネレータＲ側、１４は全角／半角を示す１ビ
ツトの情報３から得られる信号をもとに第１、第
２のアドレス切り替え回路４と５がCPU１から
の信号とリフレツシユバツフア２からの信号のど
ちらを文字ジエネレータ７，８，９，１３に伝達
するかを選択するための信号を出力するアドレス
選択制御回路である。
Ｌ側８と同一パターンが格納されている半角文字
ジエネレータＲ側、１４は全角／半角を示す１ビ
ツトの情報３から得られる信号をもとに第１、第
２のアドレス切り替え回路４と５がCPU１から
の信号とリフレツシユバツフア２からの信号のど
ちらを文字ジエネレータ７，８，９，１３に伝達
するかを選択するための信号を出力するアドレス
選択制御回路である。
次に上記実施例の動作について説明する。
表示期間中にリフレツシユバツフア２から読み
出された文字コードは第１、第２のアドレス切り
替え回路４，５にラツチされる。文字コードと、
同時に読み出される情報３は、アドレス選択制御
回路１４に入力され、第１、第２のアドレス切り
替え回路４，５の出力を選択する。情報３が全角
を示すときにアドレス選択制御回路１４の出力
は、最初の半角文字時間はＬ、次の半角文字時間
はＲとなり、半角を示すときはアドレス選択制御
回路１４の出力は直前の出力がＬならばＲに、Ｒ
ならばＬになる。従つて、情報３が全角→半角→
全角→半角→半角→全角→半角→半角→半角→全
角の順となる場合、アドレス選択制御回路１４の
出力は、“LRLLRLRLRLRLLR”となる。アド
レス選択制御回路１４の出力がＬのときは第１の
アドレス切り替え回路４はリフレツシユバツフア
２の出力が文字ジエネレータＬ側７，８へ伝達さ
れる様に、第２のアドレス切り替え回路５は
CPU１の出力が文字ジエネレータＲ側９，１３
に伝達される様に選択制御を行う。すなわち、文
字ジエネレータＬ側７，８は表示のための読み出
し動作をし、文字ジエネレータＲ側９，１３は
CPU１によつてアクセスに対してスタンバイ状
態となる。アクセス選択制御回路１４の出力がＲ
のときは、第１のアドレス切り替え回路４は
CPU１の出力が文字ジエネレータＬ側７，８へ
伝達される様に、第２のアドレス切り替え回路５
はリフレツシユバツフア２の出力が文字ジエネレ
ータＲ側９，１３に伝達される様に選択制御を行
う。すなわち、文字ジエネレータＬ側７，８は
CPU１によるアクセスに対してスタンバイ状態
となり、文字ジエネレータＲ側９，１３は表示の
ための読み出しの動作をする。文字ジエネレータ
７又は８又は９又は１３の出力は（ｎ／２）ビツ
ト毎の取り込み信号の制御のもとで並列−直列変
換回路１１へ取り込まれ、表示器１２に表示され
る。
出された文字コードは第１、第２のアドレス切り
替え回路４，５にラツチされる。文字コードと、
同時に読み出される情報３は、アドレス選択制御
回路１４に入力され、第１、第２のアドレス切り
替え回路４，５の出力を選択する。情報３が全角
を示すときにアドレス選択制御回路１４の出力
は、最初の半角文字時間はＬ、次の半角文字時間
はＲとなり、半角を示すときはアドレス選択制御
回路１４の出力は直前の出力がＬならばＲに、Ｒ
ならばＬになる。従つて、情報３が全角→半角→
全角→半角→半角→全角→半角→半角→半角→全
角の順となる場合、アドレス選択制御回路１４の
出力は、“LRLLRLRLRLRLLR”となる。アド
レス選択制御回路１４の出力がＬのときは第１の
アドレス切り替え回路４はリフレツシユバツフア
２の出力が文字ジエネレータＬ側７，８へ伝達さ
れる様に、第２のアドレス切り替え回路５は
CPU１の出力が文字ジエネレータＲ側９，１３
に伝達される様に選択制御を行う。すなわち、文
字ジエネレータＬ側７，８は表示のための読み出
し動作をし、文字ジエネレータＲ側９，１３は
CPU１によつてアクセスに対してスタンバイ状
態となる。アクセス選択制御回路１４の出力がＲ
のときは、第１のアドレス切り替え回路４は
CPU１の出力が文字ジエネレータＬ側７，８へ
伝達される様に、第２のアドレス切り替え回路５
はリフレツシユバツフア２の出力が文字ジエネレ
ータＲ側９，１３に伝達される様に選択制御を行
う。すなわち、文字ジエネレータＬ側７，８は
CPU１によるアクセスに対してスタンバイ状態
となり、文字ジエネレータＲ側９，１３は表示の
ための読み出しの動作をする。文字ジエネレータ
７又は８又は９又は１３の出力は（ｎ／２）ビツ
ト毎の取り込み信号の制御のもとで並列−直列変
換回路１１へ取り込まれ、表示器１２に表示され
る。
以上説明した様に半角文字ジエネレータのＬ側
バンクとＲ側のバンクの両方に同一の文字パター
ンを格納し、表示のための文字ジエネレータへの
アクセスを半角と全角の区別することなく半角文
字時間を一単位としてＬ側とＲ側を交互（Ｌ側が
２回続くことがある）にアクセスすることによつ
て、バンク指定のためのレジスタが必要でなく、
CPUはバンク切り替えの意識を持つことなく、
リフレツシユバツフア２の内容に依存することな
く少ない待ち時間で文字ジエネレータをアクセス
できる。
バンクとＲ側のバンクの両方に同一の文字パター
ンを格納し、表示のための文字ジエネレータへの
アクセスを半角と全角の区別することなく半角文
字時間を一単位としてＬ側とＲ側を交互（Ｌ側が
２回続くことがある）にアクセスすることによつ
て、バンク指定のためのレジスタが必要でなく、
CPUはバンク切り替えの意識を持つことなく、
リフレツシユバツフア２の内容に依存することな
く少ない待ち時間で文字ジエネレータをアクセス
できる。
発明の効果
以上説明のように本発明の文字表示制御方法に
よると、半角文字ジエネレータの左右のバンクに
同じパターンを配設して半角表示動作が連続した
場合に表示用アクセスするバンクを半角文字時間
を一単位として切り替えるため、バンク指定のた
めのレジスタが必要でなく、CPUはバンク切り
替えの意識を持つことなく、少ない待ち時間でジ
エネレータをアクセスでき、よつて、CPU側か
らのアクセス待ち時間を短縮でき、表示の能力を
損うことなくCPUから文字ジエネレータへのア
クセスを高速に行うことができ、通信回路等の高
速データ転送の割込み処理にも対処できるという
効果を奏するものである。
よると、半角文字ジエネレータの左右のバンクに
同じパターンを配設して半角表示動作が連続した
場合に表示用アクセスするバンクを半角文字時間
を一単位として切り替えるため、バンク指定のた
めのレジスタが必要でなく、CPUはバンク切り
替えの意識を持つことなく、少ない待ち時間でジ
エネレータをアクセスでき、よつて、CPU側か
らのアクセス待ち時間を短縮でき、表示の能力を
損うことなくCPUから文字ジエネレータへのア
クセスを高速に行うことができ、通信回路等の高
速データ転送の割込み処理にも対処できるという
効果を奏するものである。
第１図は従来の文字表示システムのブロツク
図、第２図ａ，ｂは従来の文字表示制御方法にお
ける全角文字ジエネレータおよび半角文字ジエネ
レータの文字配置図、第３図と第４図は本発明の
具体的な一実施例を示し、第３図は半角文字ジエ
ネレータの文字配置図、第４図は文字表示システ
ムの構成図である。 １……電子計算機又はこれに類似した装置、２
……リフレツシユバツフア、３……全角／半角を
示す１ビツトの情報、４，５……第１、第２のア
ドレス切り替え回路、６……アドレス選択制御回
路、７……全角文字ジエネレータＬ側、８……半
角文字ジエネレータＬ側、９……全角文字ジエネ
レータＲ側、１２……表示器、１３……半角文字
ジエネレータＲ側、１４……アドレス選択制御回
路。
図、第２図ａ，ｂは従来の文字表示制御方法にお
ける全角文字ジエネレータおよび半角文字ジエネ
レータの文字配置図、第３図と第４図は本発明の
具体的な一実施例を示し、第３図は半角文字ジエ
ネレータの文字配置図、第４図は文字表示システ
ムの構成図である。 １……電子計算機又はこれに類似した装置、２
……リフレツシユバツフア、３……全角／半角を
示す１ビツトの情報、４，５……第１、第２のア
ドレス切り替え回路、６……アドレス選択制御回
路、７……全角文字ジエネレータＬ側、８……半
角文字ジエネレータＬ側、９……全角文字ジエネ
レータＲ側、１２……表示器、１３……半角文字
ジエネレータＲ側、１４……アドレス選択制御回
路。
Claims (1)
- １ 半角文字ジエネレータの左右のバンクに同じ
半角文字パターンを配置し、半角文字表示動作が
連続した場合に半角文字時間を一単位として左右
のバンクを交互にアクセスして半角文字を表示
し、全角文字ジエネレータの左右のバンクの一方
または前記半角文字ジエネレータの左右のバンク
の一方が表示用のアクセス中には、前記全角文字
ジエネレータの他方のバンクならびに前記半角文
字ジエネレータの他方のバンクが電子計算機によ
りアクセス可能状態とする文字表示制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165722A JPS6057374A (ja) | 1983-09-07 | 1983-09-07 | 文字表示制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165722A JPS6057374A (ja) | 1983-09-07 | 1983-09-07 | 文字表示制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057374A JPS6057374A (ja) | 1985-04-03 |
| JPH0344304B2 true JPH0344304B2 (ja) | 1991-07-05 |
Family
ID=15817823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165722A Granted JPS6057374A (ja) | 1983-09-07 | 1983-09-07 | 文字表示制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057374A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3578470D1 (de) * | 1985-09-10 | 1990-08-02 | Ibm | Graphik-anzeigegeraet mit kombiniertem bitpuffer und zeichengraphikspeicherung. |
| JP6201948B2 (ja) * | 2014-09-30 | 2017-09-27 | キヤノンマーケティングジャパン株式会社 | 情報処理装置、情報処理方法、およびプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177134A (ja) * | 1974-12-27 | 1976-07-03 | Tokyo Shibaura Electric Co | |
| JPS55135892A (en) * | 1979-04-11 | 1980-10-23 | Fujitsu Ltd | Multiple image display control system |
| JPS58139243A (ja) * | 1982-02-10 | 1983-08-18 | Toshiba Corp | 文字デ−タ処理装置 |
-
1983
- 1983-09-07 JP JP58165722A patent/JPS6057374A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177134A (ja) * | 1974-12-27 | 1976-07-03 | Tokyo Shibaura Electric Co | |
| JPS55135892A (en) * | 1979-04-11 | 1980-10-23 | Fujitsu Ltd | Multiple image display control system |
| JPS58139243A (ja) * | 1982-02-10 | 1983-08-18 | Toshiba Corp | 文字デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057374A (ja) | 1985-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970011222B1 (ko) | 비데오 랜덤 액세스 메모리(vram) 액서스 회로 및 방법 | |
| US4561072A (en) | Memory system handling a plurality of bits as a unit to be processed | |
| KR930016874A (ko) | 병렬 데이타 프로세서 및 마이크로프로세서 | |
| US4368461A (en) | Digital data processing device | |
| US4752915A (en) | Two dimensionally addressable memory apparatus with bank switching | |
| JPH03196188A (ja) | 情報処理装置の表示方式 | |
| JPH0344304B2 (ja) | ||
| JPS6076790A (ja) | メモリ装置 | |
| US5333259A (en) | Graphic information processing system having a RISC CPU for displaying information in a window | |
| JP3336039B2 (ja) | プログラマブルコントローラの表示装置 | |
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| US4841298A (en) | Bit pattern conversion system | |
| JPS6217752B2 (ja) | ||
| JPH05224646A (ja) | 表示装置 | |
| JPS6213690B2 (ja) | ||
| KR0138740B1 (ko) | 초음파진단기의 신호디스플레이방법 | |
| JP2969896B2 (ja) | Ｒａｍのデータ書き込み制御方法 | |
| JP3131918B2 (ja) | メモリ装置 | |
| JPS63172389A (ja) | Ｉｃメモリカ−ド | |
| JP2590695B2 (ja) | 時分割スイッチ回路 | |
| JPH01169645A (ja) | メモリ装置 | |
| JPH06337847A (ja) | マルチプロセッサ装置 | |
| JPH0594363A (ja) | 記憶装置 | |
| JPS62284421A (ja) | 制御装置 | |
| KR960042391A (ko) | 고속중형 컴퓨터시스템에 있어서 디엠에이제어기 |