JPH0594363A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0594363A JPH0594363A JP25609191A JP25609191A JPH0594363A JP H0594363 A JPH0594363 A JP H0594363A JP 25609191 A JP25609191 A JP 25609191A JP 25609191 A JP25609191 A JP 25609191A JP H0594363 A JPH0594363 A JP H0594363A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- memory
- data
- area
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】回路規模が小さく、メモリ空間を有効に利用で
きる記憶装置を提供する。 【構成】ＣＰＵ１と、ＣＰＵ２と、ＣＰＵ３とからアク
セス可能で、かつ疑似的に２つのバッフエリアを構成す
る領域を有するメモリ５と、３つのＣＰＵのデータバス
を切り換えるデータバス切換回路４と、３つのＣＰＵの
アドレスバスを切り換えるアドレスバス切換回路５と、
領域の分割情報を格納するレジスタ７とバッファエリア
の切換情報を格納するレジスタ８と、前記の２つのレジ
スタの内容に従い、アドレス変換を行なうアドレス変換
回路９により構成される。 【効果】複数のＣＰＵ間のデータの受け渡しが単一のユ
ニットのメモリを介して行なうことができ、バス切換回
路も２ユニットですみ、各エリアサイズを自由に設定で
きる為、メモリ空間を有効に利用できるという効果があ
る。
きる記憶装置を提供する。 【構成】ＣＰＵ１と、ＣＰＵ２と、ＣＰＵ３とからアク
セス可能で、かつ疑似的に２つのバッフエリアを構成す
る領域を有するメモリ５と、３つのＣＰＵのデータバス
を切り換えるデータバス切換回路４と、３つのＣＰＵの
アドレスバスを切り換えるアドレスバス切換回路５と、
領域の分割情報を格納するレジスタ７とバッファエリア
の切換情報を格納するレジスタ８と、前記の２つのレジ
スタの内容に従い、アドレス変換を行なうアドレス変換
回路９により構成される。 【効果】複数のＣＰＵ間のデータの受け渡しが単一のユ
ニットのメモリを介して行なうことができ、バス切換回
路も２ユニットですみ、各エリアサイズを自由に設定で
きる為、メモリ空間を有効に利用できるという効果があ
る。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特に複
数のＣＰＵ間のデータ受け渡しに用いられる記憶装置に
関する。
数のＣＰＵ間のデータ受け渡しに用いられる記憶装置に
関する。
【０００２】
【従来の技術】記憶装置を介して、複数のＣＰＵ間でデ
ータの受け渡しを行なう場合の従来の技術による一例
を、ＣＰＵ数を３として図３に示す。
ータの受け渡しを行なう場合の従来の技術による一例
を、ＣＰＵ数を３として図３に示す。
【０００３】図３のようにＣＰＵ１と、ＣＰＵ２と、Ｃ
ＰＵ３と、これら３つのＣＰＵ１〜３からアクセス可能
なメモリ２３及びメモリ３３と、３つのＣＰＵ１〜３の
データバス切換回路２１及びデータバス切換回路３１
と、３つのＣＰＵ１〜３のアドレスバス切換回路２２及
びアドレスバス切換回路３２とを有している。
ＰＵ３と、これら３つのＣＰＵ１〜３からアクセス可能
なメモリ２３及びメモリ３３と、３つのＣＰＵ１〜３の
データバス切換回路２１及びデータバス切換回路３１
と、３つのＣＰＵ１〜３のアドレスバス切換回路２２及
びアドレスバス切換回路３２とを有している。
【０００４】メモリ２３及びメモリ３３を介してＣＰＵ
１とＣＰＵ２との間でデータの受け渡しをする場合、ま
ず、ＣＰＵ１からメモリ２３にデータを書き込む為にデ
ータバス切換回路２１をＣＰＵ１のメモリ書き込み状態
とし、アドレスバス切換回路２２とＣＰＵ１側とする。
ＣＰＵ１のデータ書き込みが終了したら、ＣＰＵ２から
メモリ２３を読み出す為に、データバス切換回路２１を
ＣＰＵ２のメモリ読み出し状態とし、アドレスバス切換
回路２２をＣＰＵ２側とする。これと同時にＣＰＵ１か
らメモリ３３にデータを書き込む為に、データバス切換
回路３１をＣＰＵ１のメモリ書き込み状態とし、アドレ
スバス切換回路３２をＣＰＵ側とする。このような動作
を繰り返すことにより、ＣＰＵ１からＣＰＵ２へのデー
タの受け渡しが行なわれる。
１とＣＰＵ２との間でデータの受け渡しをする場合、ま
ず、ＣＰＵ１からメモリ２３にデータを書き込む為にデ
ータバス切換回路２１をＣＰＵ１のメモリ書き込み状態
とし、アドレスバス切換回路２２とＣＰＵ１側とする。
ＣＰＵ１のデータ書き込みが終了したら、ＣＰＵ２から
メモリ２３を読み出す為に、データバス切換回路２１を
ＣＰＵ２のメモリ読み出し状態とし、アドレスバス切換
回路２２をＣＰＵ２側とする。これと同時にＣＰＵ１か
らメモリ３３にデータを書き込む為に、データバス切換
回路３１をＣＰＵ１のメモリ書き込み状態とし、アドレ
スバス切換回路３２をＣＰＵ側とする。このような動作
を繰り返すことにより、ＣＰＵ１からＣＰＵ２へのデー
タの受け渡しが行なわれる。
【０００５】また、ＣＰＵ２からＣＰＵ１へのデータの
受け渡し、ＣＰＵ１・３の間のデータの受け渡しや、Ｃ
ＰＵ２・３の間のデータの受け渡しも、同様の処理にて
可能である。
受け渡し、ＣＰＵ１・３の間のデータの受け渡しや、Ｃ
ＰＵ２・３の間のデータの受け渡しも、同様の処理にて
可能である。
【０００６】
【発明が解決しようとする課題】従来の記憶装置では、
ＣＰＵ間のデータの転送にはメモリ空間が２ユニット必
要であり、バス切換回路も４ユニット必要である為に回
路が大規模であった。また、各メモリが固定サイズであ
る為、メモリ空間を有効に利用することができないとい
う問題点もあった。
ＣＰＵ間のデータの転送にはメモリ空間が２ユニット必
要であり、バス切換回路も４ユニット必要である為に回
路が大規模であった。また、各メモリが固定サイズであ
る為、メモリ空間を有効に利用することができないとい
う問題点もあった。
【０００７】そこで、本発明の目的は、以上の欠点を解
消して、回路規模が小さく、メモリ空間を有効に利用で
きる記憶装置を提供することにある。
消して、回路規模が小さく、メモリ空間を有効に利用で
きる記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の記憶装置は、複
数個のＣＰＵと、おのおのの前記ＣＰＵの間のデータの
受け渡しを含めて、行なう記憶装置において、前記各Ｃ
ＰＵよりアクセス可能で、かつ疑似的にＣＰＵと同数の
バッファエリアを構成する領域を有するメモリと、前記
各ＣＰＵのデータバスの切換回路と、前記各ＣＰＵのア
ドレスバスの切換回路と、前記領域の分割情報を格納す
る第１のレジスタと、バッファエリアの切換情報を格納
する第２のレジスタと、２個の前記レジスタの内容に従
いアドレス変換を行なうアドレス変換回路とを備えて構
成される。
数個のＣＰＵと、おのおのの前記ＣＰＵの間のデータの
受け渡しを含めて、行なう記憶装置において、前記各Ｃ
ＰＵよりアクセス可能で、かつ疑似的にＣＰＵと同数の
バッファエリアを構成する領域を有するメモリと、前記
各ＣＰＵのデータバスの切換回路と、前記各ＣＰＵのア
ドレスバスの切換回路と、前記領域の分割情報を格納す
る第１のレジスタと、バッファエリアの切換情報を格納
する第２のレジスタと、２個の前記レジスタの内容に従
いアドレス変換を行なうアドレス変換回路とを備えて構
成される。
【０００９】
【実施例】以下、本発明の詳細を、その実施例につき図
面を参照して説明する。
面を参照して説明する。
【００１０】図１は、本発明の一実施例の構成を示すブ
ロック図であり、３つのＣＰＵ間でメモリを介してデー
タの受け渡しを行うシステムのブロック図である。図２
は図１に示したメモリのメモリエリアマップを示す説明
図である。図１において１〜３はＣＰＵ，４はここで述
べる３つのＣＰＵ１〜３のデータバス切換回路，５はこ
こで述べる３つのＣＰＵ１〜３のアドレスバス切換回
路，６はメモリ，７はメモリ領域の分割情報を格納する
ためのレジスタ，８はバッファエリアの切換情報を格納
するためのレジスタ，９はアドレス変換回路である。図
２において、１０・１１はバッファエリアである。
ロック図であり、３つのＣＰＵ間でメモリを介してデー
タの受け渡しを行うシステムのブロック図である。図２
は図１に示したメモリのメモリエリアマップを示す説明
図である。図１において１〜３はＣＰＵ，４はここで述
べる３つのＣＰＵ１〜３のデータバス切換回路，５はこ
こで述べる３つのＣＰＵ１〜３のアドレスバス切換回
路，６はメモリ，７はメモリ領域の分割情報を格納する
ためのレジスタ，８はバッファエリアの切換情報を格納
するためのレジスタ，９はアドレス変換回路である。図
２において、１０・１１はバッファエリアである。
【００１１】図１において、データバス切換回路４及び
アドレスバス切換回路５は、メモリをアクセスするＣＰ
Ｕが、ＣＰＵ１であるか、ＣＰＵ２であるか、あるいは
ＣＰＵ３であるかにより切換えられる。また、メモリ領
域の分割情報を格納する為レジスタ７・８及びバッファ
エリア１０・１１の切換情報を格納する為のレジスタ８
の内容に従ってアドレス変換回路９は、３つのＣＰＵ１
〜３からのアドレスを変換する機能を有する。
アドレスバス切換回路５は、メモリをアクセスするＣＰ
Ｕが、ＣＰＵ１であるか、ＣＰＵ２であるか、あるいは
ＣＰＵ３であるかにより切換えられる。また、メモリ領
域の分割情報を格納する為レジスタ７・８及びバッファ
エリア１０・１１の切換情報を格納する為のレジスタ８
の内容に従ってアドレス変換回路９は、３つのＣＰＵ１
〜３からのアドレスを変換する機能を有する。
【００１２】次にこの記憶装置の動作をＣＰＵ１からＣ
ＰＵ２にメモリ６内のバッファエリアを介してデータの
受け渡しを行う場合を例に説明する。
ＰＵ２にメモリ６内のバッファエリアを介してデータの
受け渡しを行う場合を例に説明する。
【００１３】まず、システム構成に必要なメモリ領域の
分割情報をメモリ領域の分割情報を格納する為のレジス
タに格納し、ＣＰＵ１からバッファエリア１０にデータ
を書き込む為に、バッファエリア１０をＣＰＵ１、バッ
ファエリア１１をＣＰＵ２に割り当て、データバス切換
回路４およびアドレスバス切換回路５をＣＰＵ１のメモ
リ書き込み状態とする。ＣＰＵ１からバッファエリア１
０へデータの書き込み時は、メモリ領域の分割情報を格
納する為のレジスタの内容に従って、アドレス変換回路
９にて、ＣＰＵ１からのアドレスをバッファエリア１０
のアドレスに変換する。ＣＰＵ１からバッファエリア１
０へのデータの書き込みが終了したら、バッファエリア
を切換える為に、バッファエリアの切換情報を格納する
為のレジスタ８に格納する。ＣＰＵ２からバッファエリ
ア１０のデータを読み出し、ＣＰＵ１から次のデータを
バッファエリア１１に書き込む為に、バッファエリアの
切換情報を格納する為のレジスタの内容に従って、バッ
ファエリア１０をＣＰＵ２に、バッファエリア１１をＣ
ＰＵ１にそれぞれ切換える。
分割情報をメモリ領域の分割情報を格納する為のレジス
タに格納し、ＣＰＵ１からバッファエリア１０にデータ
を書き込む為に、バッファエリア１０をＣＰＵ１、バッ
ファエリア１１をＣＰＵ２に割り当て、データバス切換
回路４およびアドレスバス切換回路５をＣＰＵ１のメモ
リ書き込み状態とする。ＣＰＵ１からバッファエリア１
０へデータの書き込み時は、メモリ領域の分割情報を格
納する為のレジスタの内容に従って、アドレス変換回路
９にて、ＣＰＵ１からのアドレスをバッファエリア１０
のアドレスに変換する。ＣＰＵ１からバッファエリア１
０へのデータの書き込みが終了したら、バッファエリア
を切換える為に、バッファエリアの切換情報を格納する
為のレジスタ８に格納する。ＣＰＵ２からバッファエリ
ア１０のデータを読み出し、ＣＰＵ１から次のデータを
バッファエリア１１に書き込む為に、バッファエリアの
切換情報を格納する為のレジスタの内容に従って、バッ
ファエリア１０をＣＰＵ２に、バッファエリア１１をＣ
ＰＵ１にそれぞれ切換える。
【００１４】そして、ＣＰＵ２からバッファエリア１０
のデータを読み出す時には、データバス切換回路４及び
アドレスバス切換回路５をＣＰＵ２のメモリ読み出し状
態とし、メモリ領域の分割情報を格納する為のレジスタ
の内容に従って、アドレス変換回路９にてＣＰＵ２から
のアドレスをバッファエリア１０のアドレスに変換す
る。ＣＰＵ１から次のデータをバッファエリア１１に書
き込む時には、データバス切換回路４及びアドレスバス
切換回路９をＣＰＵ１のメモリ書き込み状態とし、メモ
リ領域の分割情報を格納する為のレジスタの内容に従っ
て、アドレス変換回路９にてＣＰＵ１からのアドレスを
バッファエリア１１のアドレスに変換する。この動作を
随時切換える事により、ＣＰＵ１からＣＰＵ２へのデー
タの受け渡しが、単一のユニットのメモリを介して行う
ことができ、バス切換回路もデータバス切換回路４とア
ドレスバス切換回路５との２ユニットで済み、各エリア
サイズも自由に設定できる為、メモリ空間を有効に利用
できる。
のデータを読み出す時には、データバス切換回路４及び
アドレスバス切換回路５をＣＰＵ２のメモリ読み出し状
態とし、メモリ領域の分割情報を格納する為のレジスタ
の内容に従って、アドレス変換回路９にてＣＰＵ２から
のアドレスをバッファエリア１０のアドレスに変換す
る。ＣＰＵ１から次のデータをバッファエリア１１に書
き込む時には、データバス切換回路４及びアドレスバス
切換回路９をＣＰＵ１のメモリ書き込み状態とし、メモ
リ領域の分割情報を格納する為のレジスタの内容に従っ
て、アドレス変換回路９にてＣＰＵ１からのアドレスを
バッファエリア１１のアドレスに変換する。この動作を
随時切換える事により、ＣＰＵ１からＣＰＵ２へのデー
タの受け渡しが、単一のユニットのメモリを介して行う
ことができ、バス切換回路もデータバス切換回路４とア
ドレスバス切換回路５との２ユニットで済み、各エリア
サイズも自由に設定できる為、メモリ空間を有効に利用
できる。
【００１５】以上の説明においては、例として、ＣＰＵ
１からＣＰＵ２にメモリ内のバッファエリアを介してデ
ータの受け渡しを行ったが、これに限られることなくＣ
ＰＵ２からＣＰＵ１へのデータの受け渡し、ＣＰＵ２と
ＣＰＵ３との間のデータの受け渡しについても、同様の
効果が得られ本発明の目的を達成できることは明らかで
ある。
１からＣＰＵ２にメモリ内のバッファエリアを介してデ
ータの受け渡しを行ったが、これに限られることなくＣ
ＰＵ２からＣＰＵ１へのデータの受け渡し、ＣＰＵ２と
ＣＰＵ３との間のデータの受け渡しについても、同様の
効果が得られ本発明の目的を達成できることは明らかで
ある。
【００１６】
【発明の効果】以上の説明で明らかな如く、本発明の記
憶装置によれば、回路規模を小さくでき、メモリ空間を
有効に利用できるなどの効果を得ることができる。
憶装置によれば、回路規模を小さくでき、メモリ空間を
有効に利用できるなどの効果を得ることができる。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】図１に示したメモリのメモリエリアマップを示
す説明図。
す説明図。
【図３】従来の技術による記憶装置の構成を示すブロッ
ク図。
ク図。
１ ＣＰＵ ２ ＣＰＵ ３ ＣＰＵ ４ データバス切換回路 ５ アドレスバス切換回路 ６ メモリ ７ レジスタ ８ レジスタ ９ アドレス変換回路 １０ バッファエリア １１ バッファエリア ２１ データバス切換回路 ２２ アドレスバス切換回路 ２３ メモリ ３１ データバス切換回路 ３２ アドレスバス切換回路 ３３ メモリ
Claims (1)
- 【請求項１】 複数個のＣＰＵと、おのおのの前記ＣＰ
Ｕの間のデータの受け渡しを含めて、行なう記憶装置に
おいて、前記各ＣＰＵよりアクセス可能で、かつ疑似的
にＣＰＵと同数のバッファエリアを構成する領域を有す
るメモリと、前記各ＣＰＵのデータバスの切換回路と、
前記各ＣＰＵのアドレスバスの切換回路と、前記領域の
分割情報を格納する第１のレジスタと、バッファエリア
の切換情報を格納する第２のレジスタと、２個の前記レ
ジスタの内容に従いアドレス変換を行なうアドレス変換
回路とを備えて成ることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25609191A JPH0594363A (ja) | 1991-10-03 | 1991-10-03 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25609191A JPH0594363A (ja) | 1991-10-03 | 1991-10-03 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594363A true JPH0594363A (ja) | 1993-04-16 |
Family
ID=17287769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25609191A Pending JPH0594363A (ja) | 1991-10-03 | 1991-10-03 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594363A (ja) |
-
1991
- 1991-10-03 JP JP25609191A patent/JPH0594363A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |