JPS6116115B2 - - Google Patents
Info
- Publication number
- JPS6116115B2 JPS6116115B2 JP9491081A JP9491081A JPS6116115B2 JP S6116115 B2 JPS6116115 B2 JP S6116115B2 JP 9491081 A JP9491081 A JP 9491081A JP 9491081 A JP9491081 A JP 9491081A JP S6116115 B2 JPS6116115 B2 JP S6116115B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- unit
- access
- access pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、ベクトル・プロセツサにおけるメモ
リの効率的なアクセス装置に関し、特にベクト
ル・プロセツサの複数のアクセス・パイプライ
ン・ユニツトからの複数のメモリ・ユニツトを並
列的にアクセスする方式における、高速性と経済
性とをそなえたデータ・バスと切換回路の機構に
関する。
リの効率的なアクセス装置に関し、特にベクト
ル・プロセツサの複数のアクセス・パイプライ
ン・ユニツトからの複数のメモリ・ユニツトを並
列的にアクセスする方式における、高速性と経済
性とをそなえたデータ・バスと切換回路の機構に
関する。
複数のユニツト間を並列に接続するデータ・バ
スおよび切換回路は、高速性を考えれば専用バス
化と切換回数の減少化を図らなければならない。
しかし、その方向はハードウエアの増加とコスト
の上昇とを招くことになる。他方、経済性を考え
るならば、データ・バスをできるだけ共用化する
ことになる。しかし、データ・バスの共用化によ
る切換回路の増加は処理速度の大巾な低下を生じ
させることになる。本発明は、ベクトル・プロセ
ツサの処理特性に合つた最適なアクセス機構を提
供するものである。
スおよび切換回路は、高速性を考えれば専用バス
化と切換回数の減少化を図らなければならない。
しかし、その方向はハードウエアの増加とコスト
の上昇とを招くことになる。他方、経済性を考え
るならば、データ・バスをできるだけ共用化する
ことになる。しかし、データ・バスの共用化によ
る切換回路の増加は処理速度の大巾な低下を生じ
させることになる。本発明は、ベクトル・プロセ
ツサの処理特性に合つた最適なアクセス機構を提
供するものである。
第１図は、従来のベクトル・プロセツサ・シス
テムの概略を示すブロツク図である。ベクトル・
ユニツト１は、行列演算を行うための多数の加算
回路と乗算回路を含む演算ユニツト２と、行列演
算の要素データを記憶する多数のレジスタからな
るベクトル・レジスタ３と、ベクトル・レジスタ
３からメモリへデータを移し、またメモリからベ
クトル・レジスタ３へデータを移すためのインタ
ーフエイスとなるアクセス・パイプライン・ユニ
ツト４とからなつている。
テムの概略を示すブロツク図である。ベクトル・
ユニツト１は、行列演算を行うための多数の加算
回路と乗算回路を含む演算ユニツト２と、行列演
算の要素データを記憶する多数のレジスタからな
るベクトル・レジスタ３と、ベクトル・レジスタ
３からメモリへデータを移し、またメモリからベ
クトル・レジスタ３へデータを移すためのインタ
ーフエイスとなるアクセス・パイプライン・ユニ
ツト４とからなつている。
アクセス・パイプライン・ユニツト４と複数の
メモリ・ユニツト７，８との間の接続は、メモリ
制御ユニツト５の中の切換回路６によつて行なわ
れる。従来のシステムでは、アクセス・パイプラ
イン・ユニツト４は１つであつたが、より大きな
ベクトル演算を高速で処理する要求が高まつてい
ることと、ベクトル・レジスタ３の容量を増加さ
せるのにも限度があることから、アクセス・パイ
プライン・ユニツトを複数組設けて、それらが並
列に独立して複数のメモリ・ユニツトをアクセス
する方式が考えられる。第２図は、このような方
式の１つの構成例を示す。
メモリ・ユニツト７，８との間の接続は、メモリ
制御ユニツト５の中の切換回路６によつて行なわ
れる。従来のシステムでは、アクセス・パイプラ
イン・ユニツト４は１つであつたが、より大きな
ベクトル演算を高速で処理する要求が高まつてい
ることと、ベクトル・レジスタ３の容量を増加さ
せるのにも限度があることから、アクセス・パイ
プライン・ユニツトを複数組設けて、それらが並
列に独立して複数のメモリ・ユニツトをアクセス
する方式が考えられる。第２図は、このような方
式の１つの構成例を示す。
第２図のシステムでは、２つのアクセス・パイ
プライン・ユニツト９，１０の各々が、切換回路
１５によつて２つのメモリ・ユニツト７，８のい
ずれをもアクセスできるように接続制御される。
各メモリへの読み出しと書き込みのデータ・バス
は単方向専用バス１６，１７，１８，１９が用い
られ切換回路１５によつて送受別系統で切換えら
れる。なお、１１，１３は受信レジスタ、１２，
１４は送信レジスタ、２０，２１，２２，２３は
バツフア・レジスタである。
プライン・ユニツト９，１０の各々が、切換回路
１５によつて２つのメモリ・ユニツト７，８のい
ずれをもアクセスできるように接続制御される。
各メモリへの読み出しと書き込みのデータ・バス
は単方向専用バス１６，１７，１８，１９が用い
られ切換回路１５によつて送受別系統で切換えら
れる。なお、１１，１３は受信レジスタ、１２，
１４は送信レジスタ、２０，２１，２２，２３は
バツフア・レジスタである。
第２図のシステムは、４本の専用バスをもつた
め各バスが並列８バイトのような大きな伝送容量
のものが必要な実際の場合には、ハードウエアの
負担が大きくなり、コストや回路実装上問題があ
る。そこで、送受別々のバスを用いる代りに双方
向バスを用いる方式が考えられる。第３図のシス
テムはその方式を例示的に示したものである。
め各バスが並列８バイトのような大きな伝送容量
のものが必要な実際の場合には、ハードウエアの
負担が大きくなり、コストや回路実装上問題があ
る。そこで、送受別々のバスを用いる代りに双方
向バスを用いる方式が考えられる。第３図のシス
テムはその方式を例示的に示したものである。
第３図のシステムにおける双方向バス２５，２
６は、第２図のシステムのバス１６，１７，１
８，１９に対応するものであるが、他方双方向バ
ス２５はメモリ・ユニツト７に従属し、また双方
向バス２６はメモリ・ユニツト８に専属している
と見ることもできる。なお、２７，２８，２９，
３０はバツフア・レジスタである。ところで、切
換回路２４のバツフア２７，２８側接続部を見れ
ば明らかなように、各双方向バス２５，２６はそ
れぞれ２つのアクセス・パイプライン・ユニツト
９，１０の両方から、しかも送受双方向のアクセ
スを受ける。一般に、各アクセス・パイプライ
ン・ユニツト９，１０はメモリ・ユニツト７，８
の両方の広い記憶領域にわたつてアクセス要求を
もつことが多く、またアクセス・パイプライン・
ユニツト９と１０とがメモリに対してもつ読み出
し要求と書き込み要求とは相互に関連ないタイミ
ングで発生するから、双方向バス２５，２６の送
受切換え頻度は相当に高いものとなるおそれがあ
る。双方向バスを送受切換えるためにはある程度
の動作時間が必要とされるから送受切換え頻度が
高くなると高速動作が困難となり、メモリ・アク
セス時間に悪影響が生じてくる。たとえば、しば
しば起こり得る情況として、一方のアクセス・パ
イプライン・ユニツト９がメモリ・ユニツト７，
８の両方に対して連続的に読み出しアクセスを行
ない、その期間、他方のアクセス・パイプライ
ン・ユニツト１０は、同じメモリ・ユニツト７，
８に対して書き込みアクセスばかり行なつていた
場合を考えるならば、双方向バスの送受切換えが
錯綜して生じるであろうことは容易に理解できよ
う。
６は、第２図のシステムのバス１６，１７，１
８，１９に対応するものであるが、他方双方向バ
ス２５はメモリ・ユニツト７に従属し、また双方
向バス２６はメモリ・ユニツト８に専属している
と見ることもできる。なお、２７，２８，２９，
３０はバツフア・レジスタである。ところで、切
換回路２４のバツフア２７，２８側接続部を見れ
ば明らかなように、各双方向バス２５，２６はそ
れぞれ２つのアクセス・パイプライン・ユニツト
９，１０の両方から、しかも送受双方向のアクセ
スを受ける。一般に、各アクセス・パイプライ
ン・ユニツト９，１０はメモリ・ユニツト７，８
の両方の広い記憶領域にわたつてアクセス要求を
もつことが多く、またアクセス・パイプライン・
ユニツト９と１０とがメモリに対してもつ読み出
し要求と書き込み要求とは相互に関連ないタイミ
ングで発生するから、双方向バス２５，２６の送
受切換え頻度は相当に高いものとなるおそれがあ
る。双方向バスを送受切換えるためにはある程度
の動作時間が必要とされるから送受切換え頻度が
高くなると高速動作が困難となり、メモリ・アク
セス時間に悪影響が生じてくる。たとえば、しば
しば起こり得る情況として、一方のアクセス・パ
イプライン・ユニツト９がメモリ・ユニツト７，
８の両方に対して連続的に読み出しアクセスを行
ない、その期間、他方のアクセス・パイプライ
ン・ユニツト１０は、同じメモリ・ユニツト７，
８に対して書き込みアクセスばかり行なつていた
場合を考えるならば、双方向バスの送受切換えが
錯綜して生じるであろうことは容易に理解できよ
う。
本発明は、上に述べた問題点を解決するため、
ベクトル・プロセツサにおいては、１つのアクセ
ス・パイプライン・ユニツトがメモリをアクセス
するときには、読み出し、書き込みいずれであつ
てもその要求を比較的長い時間続けることが多い
という特性が認められることに着目して、システ
ムを構成したものでありそのため、 大量のデータを毎サイクル処理可能なベクト
ル・プロセツサ・システムにおいて毎サイクルに
メモリをアクセスすることができる複数のアクセ
ス・パイプラインと、前記複数のアクセス・パイ
プライン・メモリ制御ユニツトとを結合する前記
アクセス・パイプラインと同数の双方向データ・
バスと、前記メモリ制御ユニツトに接続されて複
数のデータを毎サイクルにアクセス可能な複数の
メモリ・ユニツトとをそなえ、前記メモリ制御ユ
ニツト内に前記アクセス・パイプラインとアクセ
スされた前記メモリ・ユニツトとの間のデータの
流れを制御するための切換回路を設けたことを特
徴とするものである。
ベクトル・プロセツサにおいては、１つのアクセ
ス・パイプライン・ユニツトがメモリをアクセス
するときには、読み出し、書き込みいずれであつ
てもその要求を比較的長い時間続けることが多い
という特性が認められることに着目して、システ
ムを構成したものでありそのため、 大量のデータを毎サイクル処理可能なベクト
ル・プロセツサ・システムにおいて毎サイクルに
メモリをアクセスすることができる複数のアクセ
ス・パイプラインと、前記複数のアクセス・パイ
プライン・メモリ制御ユニツトとを結合する前記
アクセス・パイプラインと同数の双方向データ・
バスと、前記メモリ制御ユニツトに接続されて複
数のデータを毎サイクルにアクセス可能な複数の
メモリ・ユニツトとをそなえ、前記メモリ制御ユ
ニツト内に前記アクセス・パイプラインとアクセ
スされた前記メモリ・ユニツトとの間のデータの
流れを制御するための切換回路を設けたことを特
徴とするものである。
第４図は、本発明の実施例を示すブロツク図で
ある。第４図において、第１図から第３図までの
システムの構成要素と対応する要素については同
じ参照番号が用いられている。アクセス・パイプ
ライン・ユニツト９(A)に専属的に双方向バス３１
が接続され、またアクセス・パイプライン・ユニ
ツト１０(B)に専続的に双方向バス３２が設けられ
る。３４〜４１はバツフア・レジスタであり、切
換回路３３は各双方向バス３１，３２がメモリ・
ユニツト７，８のいずれと送または受のために接
続されるべきかにしたがつてこれらのバツフア・
レジスタの間を相互接続する。アクセス・パイプ
ライン・ユニツト(A)９がメモリ・ユニツト（Ｏ）
にデータを格納するときには、レジスタ３４と３
８との間が接続され、また同じアクセス・パイプ
ライン(A)９がメモリ・ユニツト(1)にデータを格能
するときには、レジスタ３４と４０との間が接続
される。逆にアクセス・パイプライン(A)９がメモ
リ・ユニツト（Ｏ）からデータを読み出すときに
は、レジスタ３５と３９の間が接続され、またメ
モリ・ユニツト(1)８からデータを読み出すときに
はレジスタ３５と４１との間が接続される。アク
セス・パイプライン(B)についても上と同様な接続
がなされる。
ある。第４図において、第１図から第３図までの
システムの構成要素と対応する要素については同
じ参照番号が用いられている。アクセス・パイプ
ライン・ユニツト９(A)に専属的に双方向バス３１
が接続され、またアクセス・パイプライン・ユニ
ツト１０(B)に専続的に双方向バス３２が設けられ
る。３４〜４１はバツフア・レジスタであり、切
換回路３３は各双方向バス３１，３２がメモリ・
ユニツト７，８のいずれと送または受のために接
続されるべきかにしたがつてこれらのバツフア・
レジスタの間を相互接続する。アクセス・パイプ
ライン・ユニツト(A)９がメモリ・ユニツト（Ｏ）
にデータを格納するときには、レジスタ３４と３
８との間が接続され、また同じアクセス・パイプ
ライン(A)９がメモリ・ユニツト(1)にデータを格能
するときには、レジスタ３４と４０との間が接続
される。逆にアクセス・パイプライン(A)９がメモ
リ・ユニツト（Ｏ）からデータを読み出すときに
は、レジスタ３５と３９の間が接続され、またメ
モリ・ユニツト(1)８からデータを読み出すときに
はレジスタ３５と４１との間が接続される。アク
セス・パイプライン(B)についても上と同様な接続
がなされる。
切換回路３３の接続制御は、メモリ制御ユニツ
ト５のパイプライン制御部４２によつて行なわれ
る。制御部４２には、各アクセス・パイプライン
(A)、(B)に対応して制御情報を保持するシフト・レ
ジスタ(A)、(B)が設けられている。各シフト・レジ
スタ(A)、(B)は、クロツクによつて駆動されてお
り、制御情報が格能されている桁位置に相当する
タイミング位置で制御情報を出力し、切換回路３
３への接続指令信号をはじめとしてメモリ制御ユ
ニツト内に必要な制御信号をデコーダを介して供
給する。２つのシフト・レジスタ(A)、(B)から生じ
た制御信号が競合衝突してたとえば切換回路３３
が２重接続を行なうことのないようにチエツクお
よび回避手段が制御部内に設けられている。
ト５のパイプライン制御部４２によつて行なわれ
る。制御部４２には、各アクセス・パイプライン
(A)、(B)に対応して制御情報を保持するシフト・レ
ジスタ(A)、(B)が設けられている。各シフト・レジ
スタ(A)、(B)は、クロツクによつて駆動されてお
り、制御情報が格能されている桁位置に相当する
タイミング位置で制御情報を出力し、切換回路３
３への接続指令信号をはじめとしてメモリ制御ユ
ニツト内に必要な制御信号をデコーダを介して供
給する。２つのシフト・レジスタ(A)、(B)から生じ
た制御信号が競合衝突してたとえば切換回路３３
が２重接続を行なうことのないようにチエツクお
よび回避手段が制御部内に設けられている。
メモリ・ユニツトに格能するデータを誤り訂正
符号（ECC）で構成するためにECC発生回路４
３，４５が各メモリ・ユニツトごとに設けられ、
また読み出されたデータについて誤り訂正処理
を、行ない原データに戻すためのECC訂正回路
４４，４６も同様に各メモリ・ユニツトごとに設
けられている。
符号（ECC）で構成するためにECC発生回路４
３，４５が各メモリ・ユニツトごとに設けられ、
また読み出されたデータについて誤り訂正処理
を、行ない原データに戻すためのECC訂正回路
４４，４６も同様に各メモリ・ユニツトごとに設
けられている。
以上述べたように、本発明による構成では、切
換回路３３が双方向バス３１，３２のメモリ側に
置かれているため、アクセス・パイプライン・ユ
ニツト(A)、(B)がどのメモリ・ユニツト（Ｏ）、(1)
をアクセスするかによつて使用する双方向バスを
切換える必要は生じない。更に前述したように、
ベクトル・プロセツサのアクセス・パイプライン
がメモリ・ユニツトをアクセスする場合には、デ
ータの取り出しまたは格納のいずれか一方が比較
的長い時間続けられるから、双方向バスの送受切
換えは頻繁に起ることはなく、所期の目的が達成
される。
換回路３３が双方向バス３１，３２のメモリ側に
置かれているため、アクセス・パイプライン・ユ
ニツト(A)、(B)がどのメモリ・ユニツト（Ｏ）、(1)
をアクセスするかによつて使用する双方向バスを
切換える必要は生じない。更に前述したように、
ベクトル・プロセツサのアクセス・パイプライン
がメモリ・ユニツトをアクセスする場合には、デ
ータの取り出しまたは格納のいずれか一方が比較
的長い時間続けられるから、双方向バスの送受切
換えは頻繁に起ることはなく、所期の目的が達成
される。
第１図は、従来のベクトル・プロセツサ・シス
テムの概略構成を説明する図である。第２図およ
び第３図は、それぞれ本発明を説明するための参
考として示した方式の概略図である。第４図は、
本発明の実施例装置のブロツク図である。 図中、５はメモリ制御ユニツト、７および８は
メモリ・ユニツト、９および１０はアクセス・パ
イプライン、３１および３２は双方向バス、３３
は切換回路、３４乃至４１はバツフア・レジス
タ、４２はメモリ制御ユニツトの制御部、４３お
よび４５はECC発生回路、４４および４６は
ECC訂正回路、を表わす。
テムの概略構成を説明する図である。第２図およ
び第３図は、それぞれ本発明を説明するための参
考として示した方式の概略図である。第４図は、
本発明の実施例装置のブロツク図である。 図中、５はメモリ制御ユニツト、７および８は
メモリ・ユニツト、９および１０はアクセス・パ
イプライン、３１および３２は双方向バス、３３
は切換回路、３４乃至４１はバツフア・レジス
タ、４２はメモリ制御ユニツトの制御部、４３お
よび４５はECC発生回路、４４および４６は
ECC訂正回路、を表わす。
Claims (1)
- 【特許請求の範囲】 １ 大量のデータを毎サイクル処理可能なベクト
ル・プロセツサ・システムにおいて、 毎サイクルにメモリをアクセスすることができ
る複数のアクセス・パイプライン・ユニツトと、
前記複数のアクセス・パイプライン・ユニツトと
メモリ制御ユニツトとを結合する複数の双方向デ
ータ・バスと、前記メモリ制御ユニツトに接続さ
れて複数のデータを毎サイクルにアクセス可能な
複数のメモリ・ユニツトとをそなえ、前記メモリ
制御ユニツト内に前記アクセス・パイプライン・
ユニツトとアクセスされた前記メモリ・ユニツト
との間のデータの流れを制御するための切換回路
を設けたことを特徴とするベクトル・プロセツ
サ・システムにおけるメモリ・アクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9491081A JPS57209569A (en) | 1981-06-19 | 1981-06-19 | Memory access device in vector processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9491081A JPS57209569A (en) | 1981-06-19 | 1981-06-19 | Memory access device in vector processor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57209569A JPS57209569A (en) | 1982-12-22 |
| JPS6116115B2 true JPS6116115B2 (ja) | 1986-04-28 |
Family
ID=14123159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9491081A Granted JPS57209569A (en) | 1981-06-19 | 1981-06-19 | Memory access device in vector processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57209569A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128342A (ja) * | 1985-11-29 | 1987-06-10 | Fujitsu Ltd | メモリアクセス制御方式 |
| EP0315550A3 (en) * | 1987-11-06 | 1989-10-25 | Oryx Corporation | Highly parallel computer architecture employing crossbar switch with selectable pipeline delay |
-
1981
- 1981-06-19 JP JP9491081A patent/JPS57209569A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57209569A (en) | 1982-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4674032A (en) | High-performance pipelined stack with over-write protection | |
| JPS5832427B2 (ja) | 多重情報処理システム | |
| JPS6116115B2 (ja) | ||
| JP2589821B2 (ja) | 情報処理システムの中央処理ユニット | |
| JP2618223B2 (ja) | シングルチツプマイクロコンピユータ | |
| US4722052A (en) | Multiple unit adapter | |
| WO2001025941A1 (en) | Multiprocessor computer systems with command fifo buffer at each target device | |
| US5822766A (en) | Main memory interface for high speed data transfer | |
| JPH0341856B2 (ja) | ||
| KR100326156B1 (ko) | 듀얼프로세서간인터페이스장치 | |
| JPH0218639A (ja) | モジュール式メモリ | |
| JP2000227895A (ja) | 画像データ転送装置および画像データ転送方法 | |
| JP2643116B2 (ja) | 主記憶制御装置 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JP4209108B2 (ja) | 記憶装置の制御方法およびこの方法に用いる記憶装置、ディスクアレイ装置、及びディスクコントローラ | |
| EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| JPS6130300B2 (ja) | ||
| JPH01266651A (ja) | 半導体メモリ装置 | |
| JPH0668055A (ja) | ディジタル信号処理装置 | |
| JPS62216046A (ja) | 論理シミユレ−シヨン装置の記録制御方式 | |
| JPH05120207A (ja) | デ−タ転送方式 | |
| JP2642087B2 (ja) | 主記憶装置間データ転送処理機構 | |
| JPS6145343A (ja) | スワツプ制御方式 | |
| JPH0690711B2 (ja) | メモリアクセス制御方式 | |
| JPS6037933B2 (ja) | 電子計算機のメモリ・アクセス方式 |