JPS62216046A - 論理シミユレ−シヨン装置の記録制御方式 - Google Patents
論理シミユレ−シヨン装置の記録制御方式Info
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- JPS62216046A JPS62216046A JP61059676A JP5967686A JPS62216046A JP S62216046 A JPS62216046 A JP S62216046A JP 61059676 A JP61059676 A JP 61059676A JP 5967686 A JP5967686 A JP 5967686A JP S62216046 A JPS62216046 A JP S62216046A
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- Japan
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- simulation results
- memory
- simulation
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- 238000004088 simulation Methods 0.000 title claims abstract description 47
- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、装置及び回路の動作を論理的にシミュレート
し、シミュレート結果を出力する複数のプロセッサを具
備する論理シミュレーション装置に、シミュレート結果
を記録する専用メモリを少なくとも2個設け、一方の専
用メモリの全記憶域にシミュレート結果が記録された際
に、他方の専用メモリに記録を行うと同時に、非記録中
の専用メモリから読出しを行い、大量の記録を効率よく
記録することを可能とする。
し、シミュレート結果を出力する複数のプロセッサを具
備する論理シミュレーション装置に、シミュレート結果
を記録する専用メモリを少なくとも2個設け、一方の専
用メモリの全記憶域にシミュレート結果が記録された際
に、他方の専用メモリに記録を行うと同時に、非記録中
の専用メモリから読出しを行い、大量の記録を効率よく
記録することを可能とする。
本発明は、装置及び回路の動作を論理的にシミュレート
する論理シミュレーション装置の記録制御方式に関する
ものである。
する論理シミュレーション装置の記録制御方式に関する
ものである。
最近、技術の進歩とともに作製される装置、回路等は複
雑となり、この装置或いは、回路を準備してシステムを
構成し、システムの動作状態をチェックすることは、時
間を要し効率が悪く又経済的にも費用かかり過ぎるとい
った観点から、装置或いは、回路の動作を論理的にシミ
ュレートすべ(シミュレーション装置が用いられいる。
雑となり、この装置或いは、回路を準備してシステムを
構成し、システムの動作状態をチェックすることは、時
間を要し効率が悪く又経済的にも費用かかり過ぎるとい
った観点から、装置或いは、回路の動作を論理的にシミ
ュレートすべ(シミュレーション装置が用いられいる。
従来、論理シミュレーション装置は、第5図に示すよう
に構成されている。即ち、論理シミュレーション装置は
、装置或いは回路の動作をシミュレートし、シミュレー
ト結果を出力する複数のプロセッサ1−1〜1−nから
構成されている。それぞれのプロセッサ1−1〜1−n
のシミュレート結果は、データ量が多く高速に転送を行
うために、超高速バス3を介してホスト計算機6に送ら
れる。
に構成されている。即ち、論理シミュレーション装置は
、装置或いは回路の動作をシミュレートし、シミュレー
ト結果を出力する複数のプロセッサ1−1〜1−nから
構成されている。それぞれのプロセッサ1−1〜1−n
のシミュレート結果は、データ量が多く高速に転送を行
うために、超高速バス3を介してホスト計算機6に送ら
れる。
ホスト計算機6は、送られて(るシミュレート結果を主
記憶装置4にバッファリングして、このシミュレート結
果を補助記憶装置(DASD) 5に記録する。従っ
て、シミュレート結果の記録の処理速度は、ホスト計算
機6の性能に依存する。
記憶装置4にバッファリングして、このシミュレート結
果を補助記憶装置(DASD) 5に記録する。従っ
て、シミュレート結果の記録の処理速度は、ホスト計算
機6の性能に依存する。
上記した従来の論理シミュレーション装置は、ホスト計
算機の性能に依存するので、シミュレート結果が増大し
、これを高速に記録しようとすると、このシミュレート
結果に追従可能な高性能なホスト計算機を必要とすると
いった問題があった。
算機の性能に依存するので、シミュレート結果が増大し
、これを高速に記録しようとすると、このシミュレート
結果に追従可能な高性能なホスト計算機を必要とすると
いった問題があった。
本発明は、以上のような従来の状況から、ホスト計算機
の性能に煩わされることなく、大量のシミュレート結果
を高速に記録できる論理シミュレーション装置の記録制
御方式の提供を目的とするものである。
の性能に煩わされることなく、大量のシミュレート結果
を高速に記録できる論理シミュレーション装置の記録制
御方式の提供を目的とするものである。
本発明では、第F図の原理図に示すように論理シミュレ
ーション装置1は、装置及び回路の動作を期待する論理
値と比較して、シミュレート結果を出力するプロセッサ
1−1〜1−nと、プロセッサ1−1〜1−nの出力の
転送先を選択する選択器7と選択器7に接続された、専
用メモリ2−1〜2−nとで構成されている。
ーション装置1は、装置及び回路の動作を期待する論理
値と比較して、シミュレート結果を出力するプロセッサ
1−1〜1−nと、プロセッサ1−1〜1−nの出力の
転送先を選択する選択器7と選択器7に接続された、専
用メモリ2−1〜2−nとで構成されている。
プロセッサ1−1〜1−nの出力するシミュレート結果
を格納する書込みメモリアドレスは、選択器7に転送さ
れる。選択器7は、例えば専用メモリ2−1に書込みア
ドレスカウンタを選択してシミュレート結果を専用メモ
リ2−1に記録する。シミュレート結果が専用メモリ2
−1の全域に記録されると、選択器7は専用メモリ2−
2に書込みアドレスカウンタを選択してシミュレート結
果を専用メモリ2−2に記録する。この際、選択器7は
非記録中の専用メモリに読出しアドレスカウンタを選択
してシミュレート結果を読出しホスト計算機6に出力す
る。専用メモリを複数備え、これにシミュレート結果を
記録するので、シミュレート結果の増大は、ホスト計算
機の性能に左右されないものとなる。
を格納する書込みメモリアドレスは、選択器7に転送さ
れる。選択器7は、例えば専用メモリ2−1に書込みア
ドレスカウンタを選択してシミュレート結果を専用メモ
リ2−1に記録する。シミュレート結果が専用メモリ2
−1の全域に記録されると、選択器7は専用メモリ2−
2に書込みアドレスカウンタを選択してシミュレート結
果を専用メモリ2−2に記録する。この際、選択器7は
非記録中の専用メモリに読出しアドレスカウンタを選択
してシミュレート結果を読出しホスト計算機6に出力す
る。専用メモリを複数備え、これにシミュレート結果を
記録するので、シミュレート結果の増大は、ホスト計算
機の性能に左右されないものとなる。
第2図は、本発明を適用した一実施例のブロック図であ
り、専用メモリを2個として説明する。
り、専用メモリを2個として説明する。
装置及び回路の動作をシミュレートし、シミュレート結
果を出力するプロセッサ1−1〜1−nは、得られたシ
ミュレート結果を通信機構部8によって、専用メモリ2
−12−2に送出する。専用メモリ2−1と2−2には
それぞれの全域が記録されたか否やを検出する比較器9
−1 と9−2を有している。
果を出力するプロセッサ1−1〜1−nは、得られたシ
ミュレート結果を通信機構部8によって、専用メモリ2
−12−2に送出する。専用メモリ2−1と2−2には
それぞれの全域が記録されたか否やを検出する比較器9
−1 と9−2を有している。
選択器7は比較!9−1.9−2の状態によって使用す
る専用メモリを選択する。例えば、比較器9−1が全域
記録を検知すると、現在使用中の専用メモl72−1の
使用を停止し、選択器7は専用メモリ2−2を使用する
ように選択し、以降専用メモリ2〜2にシミュレート結
果の記録をする。同時に、選択器7は読出しを専用メモ
リ2−1から行うように専用メモリ2−1を選択して読
出す。
る専用メモリを選択する。例えば、比較器9−1が全域
記録を検知すると、現在使用中の専用メモl72−1の
使用を停止し、選択器7は専用メモリ2−2を使用する
ように選択し、以降専用メモリ2〜2にシミュレート結
果の記録をする。同時に、選択器7は読出しを専用メモ
リ2−1から行うように専用メモリ2−1を選択して読
出す。
なお、比較器9−1.9−2には、専用メモリ2−1.
2−2の全域記録が完了したことを示す末尾アドレスレ
ジスタ10と、専用メモリに書込みを行ったアドレスカ
ウンタ11と、専用メモリから読出したアドレス数を計
数する読出しアドレスカウンタ12とが設けである。ス
テータス・レジスタ13は、上記した書込み、読出し、
比較器等の状態情報を、保持し、デコーダ14は、その
状態情報を解読する。なお、出力制御部15は、書込み
アドレスカウンタ11の制御を司どっている。
2−2の全域記録が完了したことを示す末尾アドレスレ
ジスタ10と、専用メモリに書込みを行ったアドレスカ
ウンタ11と、専用メモリから読出したアドレス数を計
数する読出しアドレスカウンタ12とが設けである。ス
テータス・レジスタ13は、上記した書込み、読出し、
比較器等の状態情報を、保持し、デコーダ14は、その
状態情報を解読する。なお、出力制御部15は、書込み
アドレスカウンタ11の制御を司どっている。
本実施例の書込み動作を第3図を参照しながら説明する
。プロセッサ1−1〜1−nがシミュレート結果を出力
すると、出力制御部15は此れを検知しく第3図の(1
)の状態、以後括弧付き数字で示す)、シミュレート結
果を格納する書込みアドレスカウンタ11に入力してカ
ウンタの加算をする(2)。
。プロセッサ1−1〜1−nがシミュレート結果を出力
すると、出力制御部15は此れを検知しく第3図の(1
)の状態、以後括弧付き数字で示す)、シミュレート結
果を格納する書込みアドレスカウンタ11に入力してカ
ウンタの加算をする(2)。
選択器7は例えば、専用メモリ2−1を選択して使用し
ており、書込みアドレスカウンタ11と末尾アドレスレ
ジスタ10の比較を比較器9−1で行う(3)。
ており、書込みアドレスカウンタ11と末尾アドレスレ
ジスタ10の比較を比較器9−1で行う(3)。
不一致であると、デコーダ14の書込み指示に基づいて
専用メモリ2−1に書込みを行うように制御する(4)
。
専用メモリ2−1に書込みを行うように制御する(4)
。
この状態が繰り返し行われ、書込みアドレスレジスタ1
1が末尾アドレスレジスタ10と一致すると(3)、比
較器9−1は、一致したことをステータス・レジスタ1
3に送り、状態情報を変更する(5)。即ち、ステータ
ス・レジスタ13に、専用メモリ2−1の全域記録完了
していることが保持される。この状態情報をデコーダ1
4が解読して選択器7に選択光変更を指示する。
1が末尾アドレスレジスタ10と一致すると(3)、比
較器9−1は、一致したことをステータス・レジスタ1
3に送り、状態情報を変更する(5)。即ち、ステータ
ス・レジスタ13に、専用メモリ2−1の全域記録完了
していることが保持される。この状態情報をデコーダ1
4が解読して選択器7に選択光変更を指示する。
選択器7は、使用中であった専用メモリ2−1の選択を
専用メモリ2−2に切替えて、書込み制御をする(4)
。
専用メモリ2−2に切替えて、書込み制御をする(4)
。
即ち、専用メモリ2−1の全域が記録されると、専用メ
モリ2−2に記録が行われることとなる。
モリ2−2に記録が行われることとなる。
第4図を参照しながら、読出し処理を説明する。
ホスト計算機6がシミュレート結果を読出す場合には、
ステータス・レジスタ13の状態情報をデコーダ14が
解読して、記録に使用してない専用メモリに読出しアド
レスカウンタが選択されている。
ステータス・レジスタ13の状態情報をデコーダ14が
解読して、記録に使用してない専用メモリに読出しアド
レスカウンタが選択されている。
シミュレート結果が保存される場合(1)には、読出し
を行い読出しアドレスカウンタ12を刻々加算する(2
)、比較器9−2で末尾アドレスになるまで(3)、ホ
スト計算機6にセンド信号を送出しく4)、データを出
力する。比較器9−2が読出しアドレスカウンタ12と
末尾アドレスカウンタ10が一致すると(3)、読出し
た専用メモリは全域が空状態になっている。
を行い読出しアドレスカウンタ12を刻々加算する(2
)、比較器9−2で末尾アドレスになるまで(3)、ホ
スト計算機6にセンド信号を送出しく4)、データを出
力する。比較器9−2が読出しアドレスカウンタ12と
末尾アドレスカウンタ10が一致すると(3)、読出し
た専用メモリは全域が空状態になっている。
この状態もステータス・レジスタ13に記憶されている
。
。
書込みと読出しの専用メモリは、異なっており書込みと
読出し処理が並行して行えることはいうまでもない。以
上の説明は専用メモリを2個として行ったが、複数であ
っても何等支障されるものでない。
読出し処理が並行して行えることはいうまでもない。以
上の説明は専用メモリを2個として行ったが、複数であ
っても何等支障されるものでない。
以上の説明から明らかなように、本発明によれば、ホス
ト計算機の主記憶装置及び補助記憶装置に関係なく、専
用メモリの容量を増大し、大量のシミュレ−1・結果を
高速に記録するものとなり、論理シミュレーション装置
に通用するときわめて有効な効果を発揮する。
ト計算機の主記憶装置及び補助記憶装置に関係なく、専
用メモリの容量を増大し、大量のシミュレ−1・結果を
高速に記録するものとなり、論理シミュレーション装置
に通用するときわめて有効な効果を発揮する。
第1図は本発明の原理図、
第2図は、本発明を適用した一実施例のブロック図、
第3図は本発明の書込み動作のフローチャート、第4図
は本発明の読出し動作のフローチャート、第5図は従来
の論理シミュレーション装置の構成図である。 図において、1は論理シミュレーション装置、2と2−
1.2−2は専用メモリ、3は超高速バス、6はホスト
計算機を示す。 岸4ε1バの原粕り医 第1図 万、不≦明ぞ妥りA1し只−史′方社仔光フ゛口・・7
Bコ憤フn フロー手ヤード 第3図 直利定理 ノ戸→茶5明σ)1屯わし1しグ旅つ 70−4呵y−) tJ4図
は本発明の読出し動作のフローチャート、第5図は従来
の論理シミュレーション装置の構成図である。 図において、1は論理シミュレーション装置、2と2−
1.2−2は専用メモリ、3は超高速バス、6はホスト
計算機を示す。 岸4ε1バの原粕り医 第1図 万、不≦明ぞ妥りA1し只−史′方社仔光フ゛口・・7
Bコ憤フn フロー手ヤード 第3図 直利定理 ノ戸→茶5明σ)1屯わし1しグ旅つ 70−4呵y−) tJ4図
Claims (1)
- 装置及び回路の動作を論理的にシミュレートしシミュレ
ート結果を出力する複数のプロセッサ(1−1〜1−n
)を具備してなる論理シミュレーション装置(1)に、
前記シミュレート結果を記録する専用メモリ(2)を少
なくとも2個設け、該専用メモリ(2)の一方(2−1
)の記憶域に前記シミュレート結果を記録し、該記憶域
の全域の記録が完了すると他の専用メモリ(2−2)に
記録を行うと同時に、非記録中の当該専用メモリから前
記シミュレート結果を読出すことを特徴とする論理シミ
ュレーション装置の記録制御方式
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61059676A JPS62216046A (ja) | 1986-03-17 | 1986-03-17 | 論理シミユレ−シヨン装置の記録制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61059676A JPS62216046A (ja) | 1986-03-17 | 1986-03-17 | 論理シミユレ−シヨン装置の記録制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62216046A true JPS62216046A (ja) | 1987-09-22 |
Family
ID=13120034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61059676A Pending JPS62216046A (ja) | 1986-03-17 | 1986-03-17 | 論理シミユレ−シヨン装置の記録制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62216046A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02217898A (ja) * | 1989-02-17 | 1990-08-30 | Fujitsu Ltd | シミュレーション表示方式 |
WO1997047115A1 (en) * | 1996-06-06 | 1997-12-11 | Advanced Micro Devices, Inc. | End of packet detection for storing multiple packets in an sram |
CN117439583A (zh) * | 2023-12-14 | 2024-01-23 | 苏州萨沙迈半导体有限公司 | 信号比较系统、芯片及车辆 |
-
1986
- 1986-03-17 JP JP61059676A patent/JPS62216046A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02217898A (ja) * | 1989-02-17 | 1990-08-30 | Fujitsu Ltd | シミュレーション表示方式 |
WO1997047115A1 (en) * | 1996-06-06 | 1997-12-11 | Advanced Micro Devices, Inc. | End of packet detection for storing multiple packets in an sram |
US5819113A (en) * | 1996-06-06 | 1998-10-06 | Advanced Micro Devices, Inc. | Method of identifying end of pocket by writing the address of last data into the first location of the memory |
CN117439583A (zh) * | 2023-12-14 | 2024-01-23 | 苏州萨沙迈半导体有限公司 | 信号比较系统、芯片及车辆 |
CN117439583B (zh) * | 2023-12-14 | 2024-02-23 | 苏州萨沙迈半导体有限公司 | 信号比较系统、芯片及车辆 |
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