JPH02163820A - データバッファ装置 - Google Patents
データバッファ装置Info
- Publication number
- JPH02163820A JPH02163820A JP63316531A JP31653188A JPH02163820A JP H02163820 A JPH02163820 A JP H02163820A JP 63316531 A JP63316531 A JP 63316531A JP 31653188 A JP31653188 A JP 31653188A JP H02163820 A JPH02163820 A JP H02163820A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- read
- history memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 34
- 230000006870 function Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101001129784 Autographa californica nuclear polyhedrosis virus Per os infectivity factor 0 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は電子計算機（以下、計算機と呼ぶ）間におけ
るデータ転送の際に利用されるデータバッファ装置に関
するものである。
るデータ転送の際に利用されるデータバッファ装置に関
するものである。
第２図は従来のデータバッファ装置の回路構成を示して
おり、図において、１はデータバッファ装置としてのＦ
ＩＦＯ（ファーストイン ファーストアウト）メモリ、
２及び３はこのＦＩＦＯメモリ１を介してデータ転送を
行う計算機である。 次に動作について説明する。例えば計算機２から計算機
３ヘデータを転送する場合、通常、計算機２．３の処理
速度が異なるので、前記データバッファ装置としてのＦ
ＩＦＯメモリ１が介在され、転送されるデータが一旦、
ＦＪＦＯメモリ１にラッチされる。このとき、計算機２
はＦＩＦＯメモリ１が書込み可能か否かを確認したのち
、ＰＩＦ０メモリ１に前記転送データを書込む、これに
応してＦＩＦＯメモリ１は計算機３に対し転送データ有
りを報告し、したがって計算機３はこれに応じてＦＩＦ
Ｏメモリｌから前記転送データを読出し、該データを受
取る。このように、計算機２゜３における転送データの
書込み、読出しの各動作は互いに相手側の計算機の存在
を全く意識することなく、実行される。
おり、図において、１はデータバッファ装置としてのＦ
ＩＦＯ（ファーストイン ファーストアウト）メモリ、
２及び３はこのＦＩＦＯメモリ１を介してデータ転送を
行う計算機である。 次に動作について説明する。例えば計算機２から計算機
３ヘデータを転送する場合、通常、計算機２．３の処理
速度が異なるので、前記データバッファ装置としてのＦ
ＩＦＯメモリ１が介在され、転送されるデータが一旦、
ＦＪＦＯメモリ１にラッチされる。このとき、計算機２
はＦＩＦＯメモリ１が書込み可能か否かを確認したのち
、ＰＩＦ０メモリ１に前記転送データを書込む、これに
応してＦＩＦＯメモリ１は計算機３に対し転送データ有
りを報告し、したがって計算機３はこれに応じてＦＩＦ
Ｏメモリｌから前記転送データを読出し、該データを受
取る。このように、計算機２゜３における転送データの
書込み、読出しの各動作は互いに相手側の計算機の存在
を全く意識することなく、実行される。
従来のデータバッファ装置は以上のように構成されてい
るので、大容量のデータバッファ装置を必要とする場合
は、一般に小容量であるＦＩＦＯメモリが多数必要とな
り、データバッファ装置の大型化は避けられないという
問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、その回路構成が大型化することなく大容量の
データバッファ機能が実現できるデータバッファ装置を
得ることを目的とする。
るので、大容量のデータバッファ装置を必要とする場合
は、一般に小容量であるＦＩＦＯメモリが多数必要とな
り、データバッファ装置の大型化は避けられないという
問題点があった。 この発明は上記のような問題点を解消するためになされ
たもので、その回路構成が大型化することなく大容量の
データバッファ機能が実現できるデータバッファ装置を
得ることを目的とする。
【課題を解決するための手段１
この発明に係るデータバッファ装置は１つのＲＡＭを複
数のＲＡＭブロックに分割して電子計算機間における転
送データの書込み、読出しを制御回路等の周辺回路によ
り実行可能としたものである。 【作用】 この発明におけるデータバッファ装置は転送データの一
時ラッチが１つのＲＡＭを複数に分割したＲＡＭブロッ
クによって行われるため、大容量の転送データを容易に
小型装置により処理でき、また転送データの書込みと読
出しが同時に実行できる。
数のＲＡＭブロックに分割して電子計算機間における転
送データの書込み、読出しを制御回路等の周辺回路によ
り実行可能としたものである。 【作用】 この発明におけるデータバッファ装置は転送データの一
時ラッチが１つのＲＡＭを複数に分割したＲＡＭブロッ
クによって行われるため、大容量の転送データを容易に
小型装置により処理でき、また転送データの書込みと読
出しが同時に実行できる。
以下、この発明の一実施例を図について説明する。第１
図において、４，５．６はそれぞれ１つのＲＡＭを３分
割した各ＲＡＭブロック、７はこれらＲＡＭブロック４
〜６に対するデータの読出し、書込みの各動作をはじめ
とする第１図内の全体回路の動作を制御する制御回路、
８はＲＡＭブロック４〜６の各ステータスを記憶してい
るＲＡＭブロックステータスレジスタ、９はＲＡＭブロ
ック４〜６の各書込みアドレスを格納する書込みアドレ
スレジスタ、１０は同じ＜ＲＡＭブロック４〜６の各読
出しアドレスを格納する読出しアドレスレジスタ、１１
はＲＡＭブロック４〜６のうち、どのＲＡＭブロックの
どのアドレスに転送データの書込み処理を行ったかの履
歴情報が格納されるヒストリメモリ、１２はこのヒスト
リメモリ１１の何番地に次の書込みの履歴を格納するか
、そのアドレスを示すヒストリメモリ書込みアドレスレ
ジスタ、１３は前記ヒストリメモリ１１の何番地から次
の読出し時にはデータを読出すか、そのアドレスを示す
ヒストリメモリ読出しアドレスレジスタ、１４は両レジ
スタ１．２．１３に示されるアドレスの比較から、ＲＡ
Ｍブロック４〜６へ書込まれたデータ数と読出されたデ
ータ数とを総合的に比較・判断し、エンプティ情報及び
マックス情報を制御回路７へ報告するコンベア回路であ
る。 次に動作について説明する。例えば計算機２から計算８
！ａ３ヘデータを転送する場合、計算機２はライドリク
エストＷＲＥＱを制御回路７へ送出する。そしてこの動
作状態はＲＡＭブロックステータスレジスタ８に記憶さ
れる。しかして、このレジスタ８にはこのようにしてそ
れ以前の各ＲＡ、 Ｍブロック４，５．６のステータス
が記憶されているから、現在、読出し処理が実行中のＲ
ＡＭブロックについてはその旨を示すフラグがセットさ
れて前記レジスタに記憶されているものである。したが
って制御回路７はＲＡＭブロックステータスレジスタ８
の内容から、現在読出し処理中でないＲＡＭブロック、
即ち、前記転送データをラッチさせるＲＡＭブロックを
決定する。いま、そのＲＡＭブロックをＲＡＭブロック
４と仮定すると、次に書込みアドレスレジスタ９の内か
らＲＡ、 Ｍブロック４に対応する書込みアドレスを選
択しそのアドレスを出力する。そしてその出力したアド
レス及びＲＡＭブロック４に前記転送データを書込むと
いう情報はヒストリメモリ１１に格納する。 この場合、ヒストリメモリ１１に前記情報を書込む時の
８亥ヒストリメモリ１１のアドレスは、ヒストリメモリ
書込みアドレスレジスタ１２に格納されており、そのア
ドレスが示される。つぎに制御回路７は計算機２に対し
ライトアクノリッジＷＡＣＫを送出し、そしてこれに応
した計算機２からの書込み信号ＷＲを該制御回路７が受
信すると書込み指令をＲＡＭブロック４に送出する。そ
の結果、前記計算機２からの前記転送データがＲＡＭブ
ロック４に書込まれ、ラッチされる。そしてその書込み
処理終了後、ヒストリメモリ書込みアドレスレジスタ１
２が制御回路７の指令によりインクリメントされ、次の
書込み処理に備えられる。 次に、ＲＡＭブロック４にこのようにしてラッチされた
前記データを計算機３が読出し受取る際には、制御回路
７は計算機３から送出されたリードリクエストＲＲＥＱ
を受信後、ヒストリメモリ１１の内容を確認して、計算
機３へ出力するデータがＲＡＭブロック４，５．６のど
れのどの番地に格納されているか確認する作業を行なう
。なおこの時の読出すべきヒストリメモリ１１のアドレ
スは、ヒストリメモリ読出しアドレスレジスタ１３に格
納されている。そしてこのレジスタ１３に格納されたア
ドレスよりヒストリメモリ１１の内容を読出し、前記Ｒ
ＡＭブロック４のアドレスについては読出しアドレスレ
ジスタ１０に書亥アドレスを格納し、またどのＲＡＭブ
ロックを指定するかについては制御回路７がアクセスす
る。 ただしこのアクセス前に、ＲＡＭブロックステータスレ
ジスタ８を確認し、これから読出すＲＡＭブロック４が
書込み処理をしていないことを確認する。しかして３５
ＲＡ Ｍブロック４が万一書込み処理実行中であれば
その書込み処理の終了まで待機し、そしてその書込み処
理が終了すると、直ちにＲＡＭブロック４からの前記デ
ータの読出し処理を開始する。この場合、制御回路７は
計算機３にリードアクノリッジＲＡＣＫを返送し、次い
でこれに応じて計算機３が送出するリード信号ＲＤの受
信後から前記ＲＡＭブロック４からのデータの読出し処
理が開始される。そしてこの読出し処理が終了すると、
ヒストリメモリ読出しアドレスレジスタ１３をインクリ
メントし、また第１図に示される本装置に受信されたデ
ータ数と本装置から送出されたデータ数の差、つまり本
装置に現在格納されているデータ数をコンベア回路１４
で確認し、エンプティ情報、マックス情報が制御回路７
に報告される。 なお、上記実施例では１つのＲＡＭを３つのＲＡＭブロ
ックに分けた例を示したが、本例以上に細かく前記１つ
のＲＡＭをブロック分けしてもよい、しかしてその場合
には、ブロック分けが細かいほど、データを読出す場合
に読出したいデータが格納されているＲＡＭブロックが
書込み処理をされていて使用できない確率が小さくなり
、伝送効率が良くなる。そしてその場合の回路構成は、
第１図において、ＲＡＭブロックを所望する数だけ更に
追加変更すればよい。そしてその処理動作については上
述した実施例のＲＡＭブロックが３つの場合同様である
。
図において、４，５．６はそれぞれ１つのＲＡＭを３分
割した各ＲＡＭブロック、７はこれらＲＡＭブロック４
〜６に対するデータの読出し、書込みの各動作をはじめ
とする第１図内の全体回路の動作を制御する制御回路、
８はＲＡＭブロック４〜６の各ステータスを記憶してい
るＲＡＭブロックステータスレジスタ、９はＲＡＭブロ
ック４〜６の各書込みアドレスを格納する書込みアドレ
スレジスタ、１０は同じ＜ＲＡＭブロック４〜６の各読
出しアドレスを格納する読出しアドレスレジスタ、１１
はＲＡＭブロック４〜６のうち、どのＲＡＭブロックの
どのアドレスに転送データの書込み処理を行ったかの履
歴情報が格納されるヒストリメモリ、１２はこのヒスト
リメモリ１１の何番地に次の書込みの履歴を格納するか
、そのアドレスを示すヒストリメモリ書込みアドレスレ
ジスタ、１３は前記ヒストリメモリ１１の何番地から次
の読出し時にはデータを読出すか、そのアドレスを示す
ヒストリメモリ読出しアドレスレジスタ、１４は両レジ
スタ１．２．１３に示されるアドレスの比較から、ＲＡ
Ｍブロック４〜６へ書込まれたデータ数と読出されたデ
ータ数とを総合的に比較・判断し、エンプティ情報及び
マックス情報を制御回路７へ報告するコンベア回路であ
る。 次に動作について説明する。例えば計算機２から計算８
！ａ３ヘデータを転送する場合、計算機２はライドリク
エストＷＲＥＱを制御回路７へ送出する。そしてこの動
作状態はＲＡＭブロックステータスレジスタ８に記憶さ
れる。しかして、このレジスタ８にはこのようにしてそ
れ以前の各ＲＡ、 Ｍブロック４，５．６のステータス
が記憶されているから、現在、読出し処理が実行中のＲ
ＡＭブロックについてはその旨を示すフラグがセットさ
れて前記レジスタに記憶されているものである。したが
って制御回路７はＲＡＭブロックステータスレジスタ８
の内容から、現在読出し処理中でないＲＡＭブロック、
即ち、前記転送データをラッチさせるＲＡＭブロックを
決定する。いま、そのＲＡＭブロックをＲＡＭブロック
４と仮定すると、次に書込みアドレスレジスタ９の内か
らＲＡ、 Ｍブロック４に対応する書込みアドレスを選
択しそのアドレスを出力する。そしてその出力したアド
レス及びＲＡＭブロック４に前記転送データを書込むと
いう情報はヒストリメモリ１１に格納する。 この場合、ヒストリメモリ１１に前記情報を書込む時の
８亥ヒストリメモリ１１のアドレスは、ヒストリメモリ
書込みアドレスレジスタ１２に格納されており、そのア
ドレスが示される。つぎに制御回路７は計算機２に対し
ライトアクノリッジＷＡＣＫを送出し、そしてこれに応
した計算機２からの書込み信号ＷＲを該制御回路７が受
信すると書込み指令をＲＡＭブロック４に送出する。そ
の結果、前記計算機２からの前記転送データがＲＡＭブ
ロック４に書込まれ、ラッチされる。そしてその書込み
処理終了後、ヒストリメモリ書込みアドレスレジスタ１
２が制御回路７の指令によりインクリメントされ、次の
書込み処理に備えられる。 次に、ＲＡＭブロック４にこのようにしてラッチされた
前記データを計算機３が読出し受取る際には、制御回路
７は計算機３から送出されたリードリクエストＲＲＥＱ
を受信後、ヒストリメモリ１１の内容を確認して、計算
機３へ出力するデータがＲＡＭブロック４，５．６のど
れのどの番地に格納されているか確認する作業を行なう
。なおこの時の読出すべきヒストリメモリ１１のアドレ
スは、ヒストリメモリ読出しアドレスレジスタ１３に格
納されている。そしてこのレジスタ１３に格納されたア
ドレスよりヒストリメモリ１１の内容を読出し、前記Ｒ
ＡＭブロック４のアドレスについては読出しアドレスレ
ジスタ１０に書亥アドレスを格納し、またどのＲＡＭブ
ロックを指定するかについては制御回路７がアクセスす
る。 ただしこのアクセス前に、ＲＡＭブロックステータスレ
ジスタ８を確認し、これから読出すＲＡＭブロック４が
書込み処理をしていないことを確認する。しかして３５
ＲＡ Ｍブロック４が万一書込み処理実行中であれば
その書込み処理の終了まで待機し、そしてその書込み処
理が終了すると、直ちにＲＡＭブロック４からの前記デ
ータの読出し処理を開始する。この場合、制御回路７は
計算機３にリードアクノリッジＲＡＣＫを返送し、次い
でこれに応じて計算機３が送出するリード信号ＲＤの受
信後から前記ＲＡＭブロック４からのデータの読出し処
理が開始される。そしてこの読出し処理が終了すると、
ヒストリメモリ読出しアドレスレジスタ１３をインクリ
メントし、また第１図に示される本装置に受信されたデ
ータ数と本装置から送出されたデータ数の差、つまり本
装置に現在格納されているデータ数をコンベア回路１４
で確認し、エンプティ情報、マックス情報が制御回路７
に報告される。 なお、上記実施例では１つのＲＡＭを３つのＲＡＭブロ
ックに分けた例を示したが、本例以上に細かく前記１つ
のＲＡＭをブロック分けしてもよい、しかしてその場合
には、ブロック分けが細かいほど、データを読出す場合
に読出したいデータが格納されているＲＡＭブロックが
書込み処理をされていて使用できない確率が小さくなり
、伝送効率が良くなる。そしてその場合の回路構成は、
第１図において、ＲＡＭブロックを所望する数だけ更に
追加変更すればよい。そしてその処理動作については上
述した実施例のＲＡＭブロックが３つの場合同様である
。
以上のように、この発明によれば、データバッファ装置
を、１つのＲＡＭを複数のＲＡＭブロックに分割して計
算機間における転送データの書込み、読出しを実行する
ことにより、従来のＦＩＦＯメモリを用いた場合と同等
の機能が実現できるようにそのデータバッファ機能を構
成したので、大容量のバッファを比較的に小さな回路で
構成させ、また本装置は１つのＲＡＭを複数のブロック
に分割した構成となっているため、書込みと読出しが同
時に可能であるという効果も得られた。
を、１つのＲＡＭを複数のＲＡＭブロックに分割して計
算機間における転送データの書込み、読出しを実行する
ことにより、従来のＦＩＦＯメモリを用いた場合と同等
の機能が実現できるようにそのデータバッファ機能を構
成したので、大容量のバッファを比較的に小さな回路で
構成させ、また本装置は１つのＲＡＭを複数のブロック
に分割した構成となっているため、書込みと読出しが同
時に可能であるという効果も得られた。
第１図はこの発明の一実施例によるデータバッファ装置
のブロック接続図を示し、第２図は従来のデータバッフ
ァ装置のブロック接続図を示す。 ２．３は電子計算機、４，５．６はＲＡＭブロック、７
は制′４１１回路、８はＲＡＭブロックステータスレジ
スタ、９は書込みアドレスレジスタ、１０は読出しアド
レスレジスタ、１１はヒストリメモリ、１２はヒストリ
メモリ書込みアドレスレジスタ、１３はヒストリメモリ
読出しアドレスレジスタ、１４はコンベア回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許
のブロック接続図を示し、第２図は従来のデータバッフ
ァ装置のブロック接続図を示す。 ２．３は電子計算機、４，５．６はＲＡＭブロック、７
は制′４１１回路、８はＲＡＭブロックステータスレジ
スタ、９は書込みアドレスレジスタ、１０は読出しアド
レスレジスタ、１１はヒストリメモリ、１２はヒストリ
メモリ書込みアドレスレジスタ、１３はヒストリメモリ
読出しアドレスレジスタ、１４はコンベア回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許
Claims (1)
- １つのＲＡＭを複数に分割されて成るＲＡＭブロックと
、これら複数のＲＡＭブロックに対する電子計算機間に
おける転送データの書込み処理時の履歴情報が格納され
るヒストリメモリと、このヒストリメモリへの前記履歴
情報の書込みアドレス、読出しアドレスが格納されるヒ
ストリメモリ書込みアドレスレジスタ及びヒストリメモ
リ読出しアドレスレジスタと、これらヒストリメモリ書
込みアドレスレジスタ及びヒストリメモリ読出しアドレ
スレジスタの内容を比較して前記ＲＡＭブロックに現在
格納されているデータ数を判断するコンベア回路と、前
記複数のＲＡＭブロックの各ステータスを記憶するＲＡ
Ｍブロックステータスレジスタと、前記複数のＲＡＭブ
ロックの書込みアドレス、読出しアドレスが格納される
書込みアドレスレジスタ及び読出しアドレスレジスタと
、前記転送データの転送処理を制御する制御回路とを備
えたデータバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316531A JPH02163820A (ja) | 1988-12-16 | 1988-12-16 | データバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316531A JPH02163820A (ja) | 1988-12-16 | 1988-12-16 | データバッファ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163820A true JPH02163820A (ja) | 1990-06-25 |
Family
ID=18078140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316531A Pending JPH02163820A (ja) | 1988-12-16 | 1988-12-16 | データバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163820A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358008A (ja) * | 2001-06-04 | 2002-12-13 | Mitsubishi Electric Corp | データ暗号化回路 |
-
1988
- 1988-12-16 JP JP63316531A patent/JPH02163820A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358008A (ja) * | 2001-06-04 | 2002-12-13 | Mitsubishi Electric Corp | データ暗号化回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5404548A (en) | Data transfer control system transferring command data and status with identifying code for the type of information | |
| KR19990007287A (ko) | 반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법 | |
| JPS6217876Y2 (ja) | ||
| US5847997A (en) | PC card | |
| US5895496A (en) | System for an method of efficiently controlling memory accesses in a multiprocessor computer system | |
| JP3703532B2 (ja) | 多重化アドレスバスを備えたコンピュータシステム | |
| US6215558B1 (en) | Data processing apparatus and method | |
| JP2807010B2 (ja) | ホストコンピュータとテープ駆動部間の相互接続用のテープ駆動制御ユニットおよびその操作方法 | |
| JPH02163820A (ja) | データバッファ装置 | |
| EP0169909B1 (en) | Auxiliary memory device | |
| JPH01125644A (ja) | データ転送装置 | |
| JPS6027976A (ja) | 先入先出メモリ装置 | |
| US7167942B1 (en) | Dynamic random access memory controller | |
| JP2892429B2 (ja) | 入出力制御装置 | |
| JPS62216046A (ja) | 論理シミユレ−シヨン装置の記録制御方式 | |
| JPH04333950A (ja) | 情報処理システム | |
| JPS62276663A (ja) | プログラム転送方法 | |
| JPS6132710B2 (ja) | ||
| JPS5917447B2 (ja) | デ−タチヤネル装置 | |
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JP2000057063A (ja) | Ｐｃカード型記憶装置 | |
| JPS62285165A (ja) | デ−タ転送制御方式 | |
| JPS5854421B2 (ja) | 情報処理装置 | |
| JPS6126703B2 (ja) | ||
| JPH04333138A (ja) | データ転送用バッファ装置およびデータ転送方法 |