JPS5917447B2

JPS5917447B2 - デ−タチヤネル装置

Info

Publication number: JPS5917447B2
Application number: JP5918279A
Authority: JP
Inventors: 勇安井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-05-16
Filing date: 1979-05-16
Publication date: 1984-04-21
Also published as: JPS55153028A

Description

【発明の詳細な説明】本発明は、データ処理装置の処理能力の向上を経済的に
実現するものに係り、特に、高速化されたゼータチャネ
ル装置に関するものである。

従来、データチャネル装置が中央制御装置からの指令に
従’）て入出力装置と主記憶装置との間のデータ転送を
行うにあたり、そのデータ転送に必要な制御情報は、中
央制御装置から主記憶装置に書き込まれた情報をデータ
チャネル装置が自ら書き込みおよび読み出しを行つてい
た。このため、入出力装置を駆動する場合、起動シーケ
ンスでは、チャネル語、コマンドアドレス語およびチャ
ネル制御語の読み出しで約５回の主記憶装置へのアクセ
スが必要で、終結シーケンスでは、チャネルステータス
語およびチャネル語の書き込みで約５回の主記憶装置へ
のアクセスが必要で、転送シーケンスでは、マルチプレ
クスモードのとき、１バイト転送ごとに、チャネル語の
読み出しおよび書き込みで、データ転送以外に約６回の
主記憶装置へのアクセスが必要となる。

したかつて、この主記憶装置へのアクセスの都度、中央
制御装置の主記憶装置へのアクセスとの競合が起り、中
央制御装置の処理能力低下の原因となり、また、データ
チャネル装置としても、主記憶装置アクセスの時間によ
りその処理能力が左゛右されてしまうという欠点があ
つた。

本発明の目的は、上記した従来技術の欠点をなくし、デ
ータ処理装置の処理能力の向上をはかるために、金物量
の増加か少なくてすみ、かつ、高速化されたデータチャ
ネル装置を提供することにＪある。

本発明の特徴は、メモリアクセス頻度を減らすことによ
り、高速化を可能とするデータチャネル装置にある。

なお、これを、さらに詳説すれば、データチヤネル装置
は、中央制御装置から人出力装置を制御する様指令を受
けたとき、それが必要とする制御情報、すなわち、コマ
ンドアドレス語、チヤネル制御語、チヤネルステータス
語およびチヤネル語を主記憶装置に格納せず、データチ
ヤネル装置のマイクロプログラムが格納されている制御
メモリに格納し、このメモリは、中央制御装置からも読
み書きを可能とするものである。

６以下、まず、従来のデータチヤネル装置の一例について
図面に従つて詳細に説明し、次に本発明に係るデータチ
ヤネル装置の実施例について説明する。

まず、第１図、第２図、第３図および第４図に基づいて
、従来のデータチヤネル装置について説明する。

第１図は、従来のデータチヤネル装置の一例のプロツク
図、第２図は、主記憶装置に格納されている人出力制御
情報の一例のメモリ構成図、第３図は、その人出力制御
情報の内容を示す説明図、第４図は、第１図の構成例の
場合の中央制御装置（以下、単にＣＣというぽ）および
主記憶装置（以下、単にＭＭという。

）とデータチヤネル装置（以下、単にＤＣＨという。）
との間の人出力制御情報の授受を示す動作図である。第
１図に示す従来例のマイクロプログラム（以下、単にμ
Ｐという。

）制御方式のＤＣＨ３は、データチヤネル多重装置（以
下、単にＣＨＭという。）３０およびサブチヤネル装置
（以下、単にＳＣＨという。）３１からなり、さらにＣ
ＨＭ３Ｏは、μＰを格納する制御メモリ（以下、単にＣ
Ｍという。）３０２、ＣＭ３Ｏ２のアドレスを格納する
制御メモリアドレスレジスタ（以下、単にＣＭＡＲとい
う。）３０１、ＣＭ３Ｏ２から読み出５されたμＰを
格納する制御メモリレジスタ（以下、単にＣＭＩＲとい
う。）３０３、ＣＭＡＲ３Ｏｌの内容を＋１する加算回
路（以下、単に＋１ＡＤＤという。）３０４、ＣＣｌ・
ＭＭ２・ＳＣＨ３ｌとの間のデータ・制御情報の授受を
制惧する制御回路ク（以下、単にＣＴＬという。）３
０５およびＳＣＨ３ｌ対応に４語からなる人出力制御情
報のチヤネル語を格納するメモリ（以下、単にＣＬＷと
いう。）３０６とから構成されている。ＣＨＭ３Ｏは、
ＣＣｌおよびＭＭ２と、メモリデータ線５、メモリアド
レス線６および制御線７によつて接続され、ＳＣＨ３ｌ
と、データ線８、制御線９および１０によつて接続され
、１個のＣＨＭ３Ｏに複数のＳＣＨが接続可能である。

また、ＳＣＨ３ｌには、複数の人出力装置（以下、単に
１０という。

）４０および４１が入出力制御線１１で接続される。第
１図に示すＤＣＨ３の動作の詳細は、周知の技術である
ので省略し、本発明に関係する動作のみ、第２図、第３
図および第４図とともに説明する０ＭＭ２には、コマン
ドアドレス語（以下、単にＣＡＷという。

）、チヤネルステータス語Ａ（以下、単にＣＳＷＡとい
う。）ならびにチヤネルステータス語Ｂの０および１（
以下、単にＣＳＷＢＯおよびＣＳＷＢｌという。）の４
語がＳＣＨ対応に、チヤネル語０〜３（以下、単にＣＨ
ＷＯ〜ＣＨＷ３という。）の４語が１０対応に、それぞ
れ、固定された番地、Ａ−Ａ＋４！＋３およびＢ−Ｂ＋
４Ｊ＋３（ｌは、ＳＣＨ番号、Ｊは、０番号）に格納さ
ねる。また、ＣＡＷで指定されたアドレスＣおよび（Ｃ
＋１）には、チヤネル制御語（以下、単にＣＣＷＯおよ
びＣＣＷｌという。）が格納される。ＣＣｌは、ＤＣＨ
３に０４０およびＭＭ２に対する動作指令に係る起動信
号Ｓｔａｒｔを出す前に、あらかじめ、ＣＡＷ，ＣＣＷ
′０およびＣＣＶＩｌを朋２に書き込んでおく。ＤＣＨ
３は、ＣＣｌから起動信号Ｓｔａｒｔを受けると、ＭＭ
２からのそれ以前の１０４０の終了状態を調べるため０
４０に対応したＣＨＷＯおよび１を読み出し、０４０が
使用できる状態にあれば、ＣＡＷを読み出し、ＣＡＷの
内容によつてＣＣＷＯおよび１を読み出す。

次に、図示していないが、ＤＣＨ３は、ＣＣＷＯおよび
１の内容により、１０４０に指令を出し、１０４０から
の応答情報が正常であれば、その旨をコンデイシヨンコ
ードＣＤＣでＣＣｌに連絡し、起動が終了する。

１０４０からの応答に異常があればその内容をＣＳＷＡ
でＭＭ２に格納し、コンデイシヨンコードＣＤＣでＣＳ
ＷＡを格納したことをＣＣｌに連絡する。

１０４０が正常であれば、ＤＣＨ３は、１０４０からの
転送要求を待合せる。

第４図における転送は、１バイトのデータ転送ごとに、
ＤＣＨ３と１０４０との接続が切断されるマルチプレク
スモードの場合を示している０１０４０からの転送要求
があると、ＤＣＨ３は、ＣＨＷＯ〜３をロードし、１０
４０の直前の状態を３調べるとともに、１０４０への
書込み動作で必要あればデータをロードする。

１０４０との１バイトのデータ転送が終了すると、この
時の状態をＣＨＷＯ〜３でＭＭ２に格納する。

０４０からの読取り動作で、１語のデータが１用意で
きれば、ＭＭ２にデータを格納する。

以後、ＣＣＷｌで指定されたデータ転送量の転送が終了
するまで、１バイト転送ごとに、この動作が繰り返され
る。ＣＣＷｌで指定されたデータ転送量か終了した時、
または、データ転送中に異常があつた時には、１０４０
は、デバイスステータスとして、その時の状態を報告す
べく、終結要求をＤＣＨ３に行う。

ＤＣＨ３は、転送時と同様、ＣＨＷＯ〜２をＭＭ２から
ロードし、直前の１０４０およびＤＣＨ３の状態を調べ
るとともに、チヤネルの状態を示すチヤネルステータス
、ＣＨＷＯ〜２の内容およびデバイスステータスを編集
して、ＣＳＷＢＯおよび１をＭＭ２に格納する。また、
次回のＣＣｌからの起動要求のために、ＣＨＷＯ〜２も
ＭＭ２に格納する。ＤＣＨ３は、１０４０とＭＭ２との
動作が完了したことをＣＣｌに報告すべく、割込信号Ｓ
をＣＣｌに送出する。ＣＣｌは、割込を受けると、ＭＭ
２からＣＳＷＢＯおよび１をロードし、１０４０とＭＭ
２との動作の完了状態を調べる。これによつて、一連の
動作が終了する。なお、ＭＭ２からＣＨＷＯ〜３をロー
ドした時、ＤＣＨ３の中に一時蓄えておく必要があるた
め、ＤＣＨ３にはＳＣＨ対応に４語づつのメモリが必要
であり、これが第１図のＣＬＷ３Ｏ６である。

以上説明したように、１回の動作指令で、本来必要とす
るデータ転送以外に、入出力制御情報の読み書きが頻繁
に行われるため、ＤＣＨ３の処理速度は、主記憶装置の
速度に左右され、処理速度低下の原因となる。また、Ｃ
ＣｌのＭＭ２アクセスとＤＣＨ３のＭＭ２アクセスとが
衝突したとき、ＣＣｌが待合せをすることがあり、デー
タ処理装置全体の処理速度低下にもなる。次に、図面に
従つて、本発明に係るデータチヤネル装置の実施例につ
いて説明する。

第５図は、本発明に係るデータチヤネル装置の一実施例
のプロツク図である。

ここで、１は、中央制御装置（ＣＣ）、２は、主記憶装
置（ＭＭ）、３ａは、データチヤネル装置（ＤＣＨ）、
３０ａは、データチヤネル多重装置（ＣＨＭ）、３０１
ａは、制御メモリアドレスレジスタ（ＣＭＡＲ）、３０
２ａは、制御メモリ（ＣＭ）、３０３ａは、制御メモリ
レジスタ（ＣＭＩＲ）、３０４は、加算回路（＋１ＡＤ
Ｄ）、３０５ａは、制御回路（ＣＴＬ）、３０７は、制
御メモリデータレジスタ（以下、単にＣＭＤＲという０
）、３１は、サブチヤネル装置（ＳＣＨ）、４０および
４１は、人出力装置（Ｏ）、５は、メモリデータ線、６
は、メモリアドレス線、７，９および１０は、制御線、
８は、データ線、１１は、人出力制御線である。

第５図においては、第１図とくらべ、ＣＬＷ３Ｏ６が削
除され、メモリデータ線５とＣＭ３Ｏ２ａとの間にＣＭ
ＤＲ３Ｏ７ならびにこれとＣＴＬ３Ｏ５ａおよびＣＭＡ
Ｒ３Ｏｌａに対する接続が追加されている。また、ＣＭ
３Ｏ２ａの一部または全部の番地を読み書き可能なメモ
リ素子で構成される。

その他、第１図と同一の符号のものは、第１図における
それと同等のものであるが、第１図の符号に「ａ」を付
したものは、それに対応する第１図のものと殆ど同様な
機能を有するもので、以下の説明では、その名称は、第
１図におけるそれと同一のものを使用するものとする。

第６図は、第４図と同様、本発明に係る中央制御装置お
よび主記憶装置とデータチヤネル装置との間の人出力制
御情報の授受を示す動作図である。

以下、第５図および第６図に基づいて、本発明に係るデ
ータチヤネル装置の動作を説明する〇まず、ＣＣｌは、
制御線７から、ＣＴＬ３Ｏ５ａを経由して、ＣＭＡＲ３
ＯｌａにＣＭ３Ｏ２ａのアドレスを設定することができ
る。また、メモリデータ線６から、ＣＭＤＲ３Ｏ７を経
由して、ＣＭ３Ｏ２ａへデータを書き込むことができ、
さらにＣＭ３Ｏ２ａの内容をＣＭＤＲ３Ｏ７を経由して
、メモリデータ線６から読み取ることができる。

また、ＣＭＤＲ３Ｏ７の内容は、ＣＴＬ３Ｏ５ａを経由
して、制御線９でＳＣＨ３ｌへ送られる。

ＣＭ３Ｏ２ａには、第２図に示すものと同様の人出力制
御情報の番地が用意されている。本実施例では、ＣＡＷ
を不要とするため、ＣＣＷＯおよび１を複数個格納する
ＣＭ３Ｏ２ａのアドレスをＳＣＨ対応に固定化してある
。

ＣＣｌは、あらかじめ、ＤＣＨ３ａＯ）ＣＭ３Ｏ２ａに
ＣＣＷＯおよび１を書き込んでおく。

ＤＣＨ３ａは、ＣＣｌから起動信号Ｓｔａｒｔを受ける
と、ＣＭ３Ｏ２ａにある０４０に対応したＣＨＷＯおよ
び１をＣＭＤＲ３Ｏ７に読み出し、１０４０のそれ以前
の終了状態を調べる。

１０４０が使用できる状態にあれば、ＣＣＷＯおよび１
をＣＭＤＲ３Ｏ７に読み出し、ＣＴＬ３Ｏ５ａおよびＳ
ＣＨ３ｌを経由して、１０４０に指令を出す０１０４０
からの応答が正常であれば、その旨をコンデイシヨンコ
ードＣＤＣでＣＣｌに連絡し、起動を終了する。

１０４０からの応答に異常があればその内容をＣＳＷＡ
としてＣＭ３Ｏ２ａに書き込み、コンデイシヨンコード
ＣＤＣでＣＳＷＡを書き込んだことをＣＣｌに連絡する
。

０４０が正常であれば、ＤＣＨ３ａは０４０からの転送
要求を待合せる。

以下、これを、従来例と同様、マルチプレタスモードの
転送で説明する。

１０４０からの転送要求があると、ＤＣＨ３ａは、ＣＭ
３Ｏ２ａ中のＣＨＷＯ〜３をロードし、１０４０の直前
の状態を調べる。

転送可能であれば、１０４０との１バイトのデータ転送
を実行する。データ転送に先立ち、１０４０への書込み
動作で必要があれば、ＭＭ２よりデータをロードする。
１バイトのデータ転送が終了すると、この時の状態をＣ
ＨＷＯ〜３でＣＭ３Ｏ２ａに書き込む。

０４０からの読取り動作で、１語のデータが用意できれ
ば、ＭＭ２にデータを格納する。

以降、ＣＣＷｌで指定されたデータ転送量の転送が終了
するまで、１バイト転送するごとに、この動作が繰り返
される。

終結動作においても、ＣＨＷＯ〜３、ＣＳＷＢＯおよび
１がＣＭ３Ｏ２ａ内にあることで、従来例と同様の動作
を行う。

すなわち、第６図に示すように、ＤＣＨ３ａがＭＭ２に
アクセスするのは、データのロードまたは格納に限られ
、第４図の従来例にくらべ大巾にメモリアクセス頻度を
減少させることができる。

第３図に示す人出力制御情報の各語をＣＭ３Ｏ２ａの１
語ごとに格納するためには、ＣＨＷ３の関係でＣＭ３Ｏ
２ａの１語長がＭＭ２の１語長と同じかそれ以上にしな
ければならないが、一般のデータ処理装置では、ＣＭ３
Ｏ２ａの１語長の方がＭＭ２の１語長よりも長いのが普
通であるので問題ない。また、ＣＭ３Ｏ２ａの１語長の
方がＭＭ２の１語長よりも短いときは、ＣＨＷ３をＣＭ
３Ｏ２ａの複数語に割付けることが可能である。ＣＨＷ
３以外の人出力制御情報はＣＭ３Ｏ２ａの１語長に合わ
せてフオーマツトを決めればよい。以上、詳細に説明し
たように、本発明によれば、一般に、ＣＭ３Ｏ２ａの読
み書きに要する時間は、ＭＭ２の読み書き時間よりも大
巾に短いので、人出力制御情報をＣＭ３Ｏ２ａに格納す
ることは、ＤＣＨ３ａの処理速度を大巾に向上させ、ま
た、ＤＣＨ３ａがＭＭ２にアクセスするのは、データ転
送に限られるため、ＣＣｌとＤＣＨ３ａとでＭＭ２への
アクセスが衝突するケースも大巾に減少させることがで
き、データ処理装置の処理能力を向上させることができ
るという顕著な効果が得られる。

このための金物量は、ＣＭＤＲ３Ｏ７が追加になるか、
ＣＬＷ３Ｏ６が削除されるので、全体として、増加とは
ならない。

【図面の簡単な説明】

第１図は、従来のデータチヤネル装置の一例のプロツク
図、第２図は、主記憶装置に格納されている入出力制御
情報の一例のメモリ構成図、第３図は、その入出力制御
情報の内容を示す説明図、第４図は、従来例の中央制御
装置および主記憶装置とデータチヤネル装置との間の人
出力制御情報の授受を示した動作図、第５図は、本発明
に係るデータチヤネル装置の一実施例のプロツク図、第
６図は、本発明に係る中央制御装置および主記憶装置と
データチヤネル装置との間の人出力制御情報の授受を示
す動作図である。１・・・・・・中央制御装置、２・・・・・・主記憶装
置、３ａ・・・・・・データチヤネル装置、３０ａ・・
・・・・データチヤネル多重装置、３０１ａ・・・・・
・制御メモリアドレスレジスタ、３０２ａ・・・・・・
制御メモｌ八３０３ａ・・・・・・制御メモリレジスタ
、３０４・・・・・・加算回路、３０５ａ・・・・・・
制御回路、３０７・・・・・・制御メモリデータレジス
タ、３１・・・・・・サブチヤネル、４０および４１・
・・・・・人出力装置。

Claims

【特許請求の範囲】１中央制御装置からの指令に従つて、入出力装置と主
記憶装置との間のデータ転送を行うマイクロプログラム
制御方式のデータチャネル装置において、該マイクロプ
ログラムを格納する制御メモリは、その全番地または一
部の番地を読み書き可能なメモリ素子で構成し、入出力
制御情報のうち、少なくとも、コマンドアドレス語、チ
ャネル制御語、チャネルステータス語およびチャネル語
を格納する領域を設け、かつ、該制御メモリは、該中央
制御装置から読み書き可能とせしめ、該中央制御装置が
該入出力制御情報を該制御メモリに対して書込みまたは
読取りを行うことにより、該入出力装置と該主記憶装置
との間のデータ転送を行わしめるごとく制御することを
特徴とするデータチャネル装置。２特許請求の範囲第１項記載のものにおいて、１以上
のサブチャネル装置ならびに制御メモリ、制御メモリア
ドレスレジスタ、制御メモリレジスタ、該制御メモリア
ドレスレジスタの内容を＋１する加算回路、中央制御装
置・主記憶装置・サブチャネル間のデータ・制御情報の
授受を制御する制御回路および制御メモリデータレジス
タからなるデータチャネル多重装置によつて構成したデ
ータチャネル装置。