JP2000057063A

JP2000057063A - Ｐｃカード型記憶装置

Info

Publication number: JP2000057063A
Application number: JP10222726A
Authority: JP
Inventors: Yoshimasa Yoshimura; 芳正吉村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-08-06
Filing date: 1998-08-06
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】ホストシステム装置とのデータ転送速度を向
上させることができる、データの誤り訂正機能を備えた
ＰＣカード型記憶装置を得る。【解決手段】連続して複数のセクタデータを書き込む
場合、第１から第３セクタバッファＲＡＭのいずれかと
ホストシステム装置２０との間のデータ転送、第１から
第３セクタバッファＲＡＭのいずれかとＥＣＣ回路部６
との間のデータ転送、及び第１から第３セクタバッファ
ＲＡＭのいずれかとメモリ部２との間のデータ転送を同
時に行う。また、連続して複数のセクタデータを読み出
す場合、メモリ部２と第１から第３セクタバッファＲＡ
Ｍのいずれかとの間のデータ転送、メモリ部２とＥＣＣ
回路部６との間のデータ転送、及び第１から第３セクタ
バッファＲＡＭのいずれかとホストシステム装置２０と
の間のデータ転送を同時に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの誤り訂正
処理を行う機能を備えた記憶装置に関し、特にフラッシ
ュメモリを使用したＰＣカード型の記憶装置に関するも
のである。

【０００２】

【従来の技術】フラッシュメモリを使用したＰＣカード
型の記憶装置として、ＰＣカードＡＴＡやコンパクトフ
ラッシュ（Compact Flash）と呼ばれる、ハードディス
クとインタフェース仕様が互換のものが広く普及してい
る。これらは、ハードディスクに代わるものとして大容
量化が進んでおり、各種アプリケーションの保存に限ら
ずＯＳ（オペレーションシステム）等のシステムデータ
の保存等、その利用範囲は広がっており、携帯型端末機
等に搭載されることが期待されている。一方、上記大容
量化とそれに伴う利用範囲の拡大により、保存されてい
るデータの信頼性が大きな問題となっている。そこで、
データの信頼性を向上させる方法の１つとして、あるサ
イズのデータに対して特定のデータ幅の誤りを訂正する
回路であるＥＣＣ回路を搭載している。

【０００３】

【発明が解決しようとする課題】しかし、通常、フラッ
シュメモリは、８ビット又は１６ビット単位でしかデー
タの書き込み又はデータの読み出しを行うことができな
いのに対して、ＰＣカード型記憶装置にアクセスを行う
情報処理機器等からなるホストシステム装置は、例えば
５１２Ｂ単位でデータ転送を行う。このため、ＰＣカー
ド型記憶装置には、データを一時的に格納するバッファ
メモリとしてセクタバッファＲＡＭを備えているが、該
セクタバッファＲＡＭは１つであった。

【０００４】このことから、データ読み出し時には、フ
ラッシュメモリからセクタバッファＲＡＭにデータが転
送され、更にセクタバッファＲＡＭからＥＣＣ回路にデ
ータが出力され、その後、セクタバッファＲＡＭからホ
ストシステム装置へと３ステップでデータが転送され
る。また、データ書き込み時には、ホストシステム装置
からセクタバッファＲＡＭにデータが転送され、更にセ
クタバッファＲＡＭからＥＣＣ回路にデータが出力さ
れ、その後、セクタバッファＲＡＭからフラッシュメモ
リへと３ステップでデータが転送される。

【０００５】これらのことから、フラッシュメモリが、
データ書き込み中又はデータ消去中のときは、セクタバ
ッファＲＡＭ内のデータを消去することができないた
め、ホストシステム装置は次のデータ転送動作を停止し
なければならず、データの消去及び書き込みに時間がか
かった。更に、データ読み出し及びデータ書き込み時に
上記ＥＣＣ回路によるデータの誤り訂正処理を行うた
め、ホストシステム装置との間でのデータ転送速度を速
くすることは困難であった。

【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、複数のセクタバッファＲＡＭ
を設けることによって、ホストシステム装置とのデータ
転送速度を向上させることができる、データの誤り訂正
機能を備えたＰＣカード型記憶装置を得ることを目的と
する。

【０００７】なお、本発明と構成が異なるが、第１ライ
トバッファと第２ライトバッファを備え、連続したセク
タライト転送時に、空いているライトバッファにシステ
ム側からの書き込みデータをいったん格納し、このデー
タをシステム側からのアクセスと分離させてフラッシュ
ＥＥＰＲＯＭに書き込むことができるＩＣカードが、特
開平７−２２６０９５号公報で開示されている。また、
本発明と構成が異なるが、特開平８−７７０６６号公報
では、フラッシュメモリに対するデータの書き込み／読
み出し速度を向上させるため、バッファメモリを複数設
けたフラッシュメモリコントローラが開示されている。

【０００８】

【課題を解決するための手段】この発明に係るＰＣカー
ド型記憶装置は、情報処理機器等からなるホストシステ
ム装置に接続されて使用される、データの誤り訂正処理
を行う機能を備えたＰＣカード型記憶装置において、フ
ラッシュメモリで構成された少なくとも１つのＩＣメモ
リで形成されたメモリ部と、所定の誤り訂正符号を用い
て該メモリ部に格納されているデータの誤り訂正を行う
データ誤り訂正部と、所定のサイズのデータを一時的に
格納する複数のバッファメモリで形成されたバッファメ
モリ部と、ホストシステム装置から入力されるコマンド
に従って、メモリ部、データ誤り訂正部及びバッファメ
モリ部の動作制御を行う制御部とを備え、該制御部は、
メモリ部へのデータ書き込み時に、バッファメモリ部の
１つのバッファメモリにホストシステム装置からのデー
タが格納されている場合、ホストシステム装置から入力
されたデータをバッファメモリ部の他の１つのバッファ
メモリに格納させると同時に、バッファメモリの１つに
すでに格納されているデータを読み出してデータ誤り訂
正部に入力し所定の誤り訂正符号を生成させて付加する
ものである。

【０００９】また、この発明に係るＰＣカード型記憶装
置は、請求項１において、上記制御部は、メモリ部への
データ書き込み時に、バッファメモリ部の１つのバッフ
ァメモリにホストシステム装置からのデータが誤り訂正
符号を付加された状態で格納されている場合、ホストシ
ステム装置から入力されたデータをバッファメモリ部の
他の１つのバッファメモリに格納させると同時に、誤り
訂正符号が付加された状態のデータを読み出してメモリ
部に格納するものである。

【００１０】また、この発明に係るＰＣカード型記憶装
置は、請求項１又は請求項２のいずれかにおいて、上記
制御部は、メモリ部からのデータ読み出し時に、メモリ
部から読み出したデータを、バッファメモリ部の１つの
バッファメモリに格納させると同時に、データ誤り訂正
部に入力し所定のデータ誤り訂正処理を行わせるもので
ある。

【００１１】また、この発明に係るＰＣカード型記憶装
置は、請求項１から請求項３のいずれかにおいて、上記
制御部は、メモリ部からのデータ読み出し時に、バッフ
ァメモリ部の１つのバッファメモリにメモリ部から読み
出されたデータが所定のデータ誤り訂正処理を行われた
状態で格納されている場合、メモリ部から読み出したデ
ータをバッファメモリ部の他の１つのバッファメモリに
格納させると同時に、データ誤り訂正処理を行われた状
態のデータを読み出してホストシステム装置に出力する
ものである。

【００１２】また、この発明に係るＰＣカード型記憶装
置は、請求項１から請求項４のいずれかにおいて、上記
制御部は、ホストシステム装置とバッファメモリ部とを
接続する第１データバスと、バッファメモリ部とデータ
誤り訂正部とを接続する第２データバスと、バッファメ
モリ部とメモリ部とを接続する第３データバスと、第１
データバス、第２データバス及び第３データバスのそれ
ぞれのデータバス間におけるデータ転送を制御するデー
タ転送制御部とを有するものである。

【００１３】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
ＰＣカード型の記憶装置の例を示した概略のブロック図
である。なお、図１では、３つのセクタバッファＲＡＭ
を備えた場合を例にして説明する。

【００１４】図１において、ＰＣカード型記憶装置（以
下、ＰＣカードと呼ぶ）１は、フラッシュメモリで構成
された少なくとも１つのＩＣメモリからなるメモリ部２
と、データを一時的に格納するバッファメモリをなす第
１セクタバッファＲＡＭ３、第２セクタバッファＲＡＭ
４及び第３セクタバッファＲＡＭ５と、所定の誤り訂正
符号（以下、ＥＣＣと呼ぶ）を用いてデータの誤り訂正
を行うＥＣＣ回路部６と、情報処理機器等で構成された
外部のホストシステム装置２０からの指令に基づいてメ
モリ部２、第１セクタバッファＲＡＭ３、第２セクタバ
ッファＲＡＭ４、第３セクタバッファＲＡＭ５及びＥＣ
Ｃ回路部６の動作制御を行う制御回路部７とを備えてい
る。

【００１５】また、ＰＣカード１は、ホストシステム装
置２０との間でのデータの入出力の切り替えを行う第１
双方向バッファ１１と、メモリ部２へのデータの入出力
の切り替えを行う第２双方向バッファ１２と、データバ
スの切り替えを行う第１バスセレクタ１３、第２バスセ
レクタ１４、第３バスセレクタ１５、第４バスセレクタ
１６、第５バスセレクタ１７及び第６バスセレクタ１８
を備えている。第１バスセレクタ１３〜第６バスセレク
タ１８は、制御回路部７によって動作制御される。な
お、図１では、ホストシステム装置２０との接続を行う
コネクタ等は省略している。

【００１６】第１バスセレクタ１３は、第１セクタバッ
ファＲＡＭ３に接続するデータバスの切り替えを、第２
バスセレクタ１４は、第２セクタバッファＲＡＭ４に接
続するデータバスの切り替えを、第３バスセレクタ１５
は、第３セクタバッファＲＡＭ５に接続するデータバス
の切り替えを行う。また、第４バスセレクタ１６は、第
１双方向バッファ１１に接続するデータバスの切り替え
を、第５バスセレクタ１７は、第２双方向バッファ１２
に接続するデータバスの切り替えを、第６バスセレクタ
１８は、ＥＣＣ回路部６に接続するデータバスの切り替
えを行う。

【００１７】第１双方向バッファ１１は、データバス２
１を介してホストシステム装置２０と接続され、制御回
路部７は、アドレスバス２２及び複数の信号線からなる
制御信号線２３を介してホストシステム装置２０と接続
されている。また、第１双方向バッファ１１は、内部デ
ータバス２５を介して制御回路部７、第１バスセレクタ
１３、第２バスセレクタ１４及び第３バスセレクタ１５
に接続されている。第１バスセレクタ１３は、内部デー
タバス２６を介して第１セクタバッファＲＡＭ３に接続
され、第１セクタバッファＲＡＭ３は、内部データバス
２７を介して第４バスセレクタ１６、第５バスセレクタ
１７及び第６バスセレクタ１８にそれぞれ接続されてい
る。

【００１８】第２バスセレクタ１４は、内部データバス
２８を介して第２セクタバッファＲＡＭ４に接続され、
第２セクタバッファＲＡＭ４は、内部データバス２９を
介して第４バスセレクタ１６、第５バスセレクタ１７及
び第６バスセレクタ１８にそれぞれ接続されている。ま
た、第３バスセレクタ１５は、内部データバス３０を介
して第３セクタバッファＲＡＭ５に接続され、第３セク
タバッファＲＡＭ５は、内部データバス３１を介して第
４バスセレクタ１６、第５バスセレクタ１７及び第６バ
スセレクタ１８にそれぞれ接続されている。

【００１９】更に、第４バスセレクタ１６は、内部デー
タバス３２を介して第１双方向バッファ１１に接続さ
れ、第５バスセレクタ１７は、内部データバス３３を介
して第２双方向バッファ１２に接続されている。第２双
方向バッファ１２は、内部データバス３４を介してメモ
リ部２に接続されると共に、内部データバス３５を介し
て第１バスセレクタ１３、第２バスセレクタ１４、第３
バスセレクタ１５及び第６バスセレクタ１８にそれぞれ
接続されている。また、第６バスセレクタ１８は、内部
データバス３６を介してＥＣＣ回路部６に接続され、Ｅ
ＣＣ回路部６は、内部データバス３７を介して制御回路
部７に接続され、更に制御回路部７は、内部データバス
４１を介して第５バスセレクタ１７に接続されている。

【００２０】また、制御回路部７は、内部アドレスバス
４２及び複数の信号線からなる内部制御信号線４３を介
してメモリ部２と接続され、内部データバス４４を介し
て第１バスセレクタ１３〜第３バスセレクタ１５とそれ
ぞれ接続されている。更に、制御回路部７は、第１セク
タバッファＲＡＭ３〜第３セクタバッファＲＡＭ５、Ｅ
ＣＣ回路部６、第１双方向バッファ１１、第２双方向バ
ッファ１２及び第１バスセレクタ１３〜第６バスセレク
タ１８を動作制御するためにそれぞれ接続されている。
なお、制御回路部７は、複数のレジスタを備えている。

【００２１】このような構成において、ホストシステム
装置２０からの連続したセクタデータ、例えば連続した
３つのセクタデータをメモリ部２に書き込む動作につい
て説明する。なお、ホストシステム装置２０から指定さ
れたメモリ部２のアドレスを先頭に、３つのセクタデー
タが連続して書き込まれる場合について説明する。

【００２２】ホストシステム装置２０は、メモリ部２に
データを書き込む際、データ書き込みを指令するコマン
ドをデータバス２１に出力すると共に、該コマンドを書
き込む制御回路部７内の第１レジスタ（図示せず）を示
すアドレスデータをアドレスバス２２に出力する。同時
に、ホストシステム装置２０は、カードイネーブル信号
やライトイネーブル信号等の所定の制御信号を制御信号
線２３を介して制御回路部７に出力する。

【００２３】制御回路部７は、制御信号線２３からの各
種信号を受けて、第１双方向バッファ１１の動作制御
し、連続したセクタデータの書き込みを指令する、デー
タバス２１から入力されたコマンドが内部データバス２
５を介して入力され、該コマンドをアドレスバス２２か
ら入力されたアドレスデータが示す第１レジスタに格納
する。

【００２４】続いて、ホストシステム装置２０は、デー
タを格納するメモリ部２のアドレスを示すアドレスデー
タをデータバス２１に出力すると共に、該アドレスデー
タを書き込む制御回路部７内の第２レジスタ（図示せ
ず）を示すアドレスデータをアドレスバス２２に出力す
る。同時に、ホストシステム装置２０は、カードイネー
ブル信号やライトイネーブル信号等の所定の制御信号を
制御信号線２３を介して制御回路部７に出力する。

【００２５】制御回路部７は、制御信号線２３からの各
種信号を受けて、第１双方向バッファ１１の動作制御を
行い、データバス２１から入力されたアドレスデータが
内部データバス２５を介して入力され、該アドレスデー
タをアドレスバス２２から入力されたアドレスデータが
示す第２レジスタに格納する。

【００２６】制御回路部７は、上記第１レジスタに格納
したコマンドに従って、内部データバス２５が内部デー
タバス２６のみに接続されるように第１バスセレクタ１
３から第３バスセレクタ１５を制御すると共に、第１セ
クタバッファＲＡＭ３に対してデータの書き込み動作を
行うようにライトイネーブル信号等の制御信号を出力す
る。これと並行して、ホストシステム装置２０は、メモ
リ部２に書き込むセクタデータをデータバス２１に出力
し、該セクタデータは、第１双方向バッファ１１、内部
データバス２５、第１バスセレクタ１３及び内部データ
バス２６を介して第１セクタバッファＲＡＭ３に格納さ
れる。

【００２７】次に、ホストシステム装置２０は、データ
バス２１に次のセクタデータを出力し、制御回路部７
は、内部データバス２５が内部データバス２８のみに接
続されるように第１バスセレクタ１３から第３バスセレ
クタ１５を制御する。同時に、制御回路部７は、第２セ
クタバッファＲＡＭ４に対してデータの書き込み動作を
行うようにライトイネーブル信号等の制御信号を出力す
る。このようにして、ホストシステム装置２０から入力
された次のセクタデータは、第１双方向バッファ１１、
内部データバス２５、第２バスセレクタ１４及び内部デ
ータバス２８を介して第２セクタバッファＲＡＭ４に格
納される。

【００２８】一方、第２セクタバッファＲＡＭ４にデー
タの書き込みを行うと同時に、制御回路部７は、内部デ
ータバス２７が内部データバス３６のみに接続されるよ
うに第４バスセレクタ１６から第６バスセレクタ１８を
制御すると共に、第１セクタバッファＲＡＭ３に対し
て、格納しているデータを読み出して内部データバス２
７に出力させる。このようにして、第１セクタバッファ
ＲＡＭ３に格納されているデータが読み出されてＥＣＣ
回路部６に入力され、制御回路部７は、ＥＣＣ回路部６
に対して、入力されたセクタデータに対するＥＣＣを生
成するように制御する。

【００２９】ＥＣＣ回路部６は、生成したＥＣＣを制御
回路部７に出力し、制御回路部７は、第２セクタバッフ
ァＲＡＭ４へのセクタデータの書き込みが終了すると同
時に、内部データバス４４を内部データバス２６にのみ
接続するように第１バスセレクタ１３から第３バスセレ
クタ１５を制御し、ＥＣＣ回路部６から入力されたＥＣ
Ｃを第１セクタバッファＲＡＭ３に格納する。次に、制
御回路部７は、内部データバス４１のみが内部データバ
ス３３に接続されるように第５バスセレクタ１７を制御
し、更に内部データバス３３が内部データバス３４に接
続されるように第２双方向バッファ１２を制御する。

【００３０】更に、制御回路部７は、メモリ部２に対し
てデータの書き込みを行わせるために必要な各種信号を
制御信号線４３を介してメモリ部２に出力すると共に、
データの書き込みを指令するコマンドを内部データバス
４１を介してメモリ部２に出力し、第２レジスタに書き
込まれたアドレスデータをデコードして生成したアドレ
スデータを内部アドレスバス４２を介してメモリ部２に
出力する。

【００３１】次に、制御回路部７は、内部データバス２
７のみが内部データバス３３に接続されるように、第４
バスセレクタ１６から第６バスセレクタ１８を制御する
と共に、内部データバス３３が内部データバス３４に接
続されるように第２双方向バッファ１２を制御する。更
に、制御回路部７は、第１セクタバッファＲＡＭ３に対
して、格納しているセクタデータ及びＥＣＣを読み出し
て内部データバス２７に出力させ、メモリ部２に格納す
る。

【００３２】第１セクタバッファＲＡＭ３に格納されて
いるデータを読み出してメモリ部２に格納している間
に、ホストシステム装置２０は、データバス２１に次の
セクタデータを出力し、制御回路部７は、内部データバ
ス２５が内部データバス３０のみに接続されるように第
１バスセレクタ１３から第３バスセレクタ１５を制御す
る。同時に、制御回路部７は、第３セクタバッファＲＡ
Ｍ５に対してデータの書き込み動作を行うようにライト
イネーブル信号等の制御信号を出力する。このようにし
て、ホストシステム装置２０から入力された次のセクタ
データは、第１双方向バッファ１１、内部データバス２
５、第３バスセレクタ１５及び内部データバス３０を介
して第３セクタバッファＲＡＭ５に格納される。

【００３３】第３セクタバッファＲＡＭ５にデータの書
き込みを行うと同時に、制御回路部７は、内部データバ
ス２９が内部データバス３６のみに接続されるように第
４バスセレクタ１６から第６バスセレクタ１８を制御す
ると共に、第２セクタバッファＲＡＭ４に対して、格納
しているデータを読み出して内部データバス２９に出力
させる。このようにして、第２セクタバッファＲＡＭ４
に格納されているデータが読み出されてＥＣＣ回路部６
に入力され、制御回路部７は、ＥＣＣ回路部６に対して
ＥＣＣを生成するように制御する。

【００３４】ＥＣＣ回路部６は、生成したＥＣＣを制御
回路部７に出力し、制御回路部７は、第３セクタバッフ
ァＲＡＭ５へのセクタデータの書き込みが終了すると同
時に、内部データバス４４を内部データバス２８にのみ
接続するように第１バスセレクタ１３から第３バスセレ
クタ１５を制御し、ＥＣＣ回路部６から入力されたＥＣ
Ｃを第２セクタバッファＲＡＭ４に格納する。次に、制
御回路部７は、内部データバス４１のみが内部データバ
ス３３に接続されるように第５バスセレクタ１７を制御
し、更に内部データバス３３が内部データバス３４に接
続されるように第２双方向バッファ１２を制御する。

【００３５】制御回路部７は、第１セクタバッファＲＡ
Ｍ３に格納されたデータを読み出してメモリ部２に書き
込んだときと同様にして第２セクタバッファＲＡＭ４に
格納されたデータを読み出してメモリ部２に格納する。
第２セクタバッファＲＡＭ４に格納されているデータを
読み出してメモリ部２に格納している間に、制御回路部
７は、内部データバス３１が内部データバス３６のみに
接続されるように第４バスセレクタ１６から第６バスセ
レクタ１８を制御し、同時に第３セクタバッファＲＡＭ
５に対して、格納しているデータを読み出して内部デー
タバス３１に出力させる。このようにして、第３セクタ
バッファＲＡＭ５に格納されているデータが読み出され
てＥＣＣ回路部６に入力され、制御回路部７は、ＥＣＣ
回路部６に対してＥＣＣを生成するように制御する。

【００３６】制御回路部７は、第１セクタバッファＲＡ
Ｍ３及び第２セクタバッファＲＡＭ４に格納されたセク
タデータのときと同様にして、ＥＣＣ回路部６で生成さ
れたＥＣＣを第３セクタバッファＲＡＭ５に書き込み、
第３セクタバッファＲＡＭ５内に格納されているセクタ
データ及びＥＣＣを読み出して、メモリ部２に格納す
る。このようにして、連続した３つのセクタデータのメ
モリ部２への格納が完了する。

【００３７】図２は、３つのセクタデータをメモリ部２
に連続して書き込むフローを示した図であり、図２を用
いて、ホストシステム装置２０から入力された３つのセ
クタデータの流れについて説明する。図２において、最
初にステップＳ１で、ホストシステム装置２から入力さ
れた最初のセクタデータが第１セクタバッファＲＡＭ３
に格納される。次に、ステップＳ２で、ホストシステム
装置２から入力された次のセクタデータが第２セクタバ
ッファＲＡＭ４に格納されると共に、第１セクタバッフ
ァＲＡＭ３に格納されたセクタデータが読み出されてＥ
ＣＣ回路部６に出力される。更に、第２セクタバッファ
ＲＡＭ４へのデータ書き込みが終了すると共に、ＥＣＣ
回路部６で生成されたＥＣＣを第１セクタバッファＲＡ
Ｍ３に書き込む。

【００３８】次に、ステップＳ３で、ホストシステム装
置２から入力された３番目のセクタデータが第３セクタ
バッファＲＡＭ５に格納されると共に、第１セクタバッ
ファＲＡＭ３に格納されたセクタデータ及びＥＣＣが読
み出されてメモリ部２に格納される。同時に、第２セク
タバッファＲＡＭ４に格納されたセクタデータが読み出
されてＥＣＣ回路部６に出力される。更に、第３セクタ
バッファＲＡＭ５へのデータ書き込みが終了すると共
に、ＥＣＣ回路部６で生成されたＥＣＣを第２セクタバ
ッファＲＡＭ４に書き込む。

【００３９】次に、ステップＳ４で、第２セクタバッフ
ァＲＡＭ４に格納されたセクタデータ及びＥＣＣが読み
出されてメモリ部２に格納される。同時に、第３セクタ
バッファＲＡＭ５に格納されたセクタデータが読み出さ
れてＥＣＣ回路部６に出力される。更に、ＥＣＣ回路部
６で生成されたＥＣＣが第３セクタバッファＲＡＭ５に
書き込まれる。この後、ステップＳ５で、第３セクタバ
ッファＲＡＭ５に格納されたセクタデータ及びＥＣＣが
読み出されてメモリ部２に格納され、本フローは終了す
る。

【００４０】次に、メモリ部２に格納されている連続し
たセクタデータ、例えば３つの連続したセクタデータを
読み出す動作について説明する。なお、ホストシステム
装置２０から指定されたメモリ部２のアドレスを先頭
に、３つのセクタデータを連続して読み出す場合につい
て説明する。

【００４１】ホストシステム装置２０は、メモリ部２か
らデータを読み出す際、データ読み出しを指令するコマ
ンドをデータバス２１に出力すると共に、該コマンドを
書き込む制御回路部７内の第１レジスタを示すアドレス
データをアドレスバス２２に出力する。同時に、ホスト
システム装置２０は、カードイネーブル信号やライトイ
ネーブル信号等の所定の制御信号を制御信号線２３を介
して制御回路部７に出力する。

【００４２】制御回路部７は、制御信号線２３からの各
種信号を受けて、第１双方向バッファ１１の動作制御
し、連続したセクタデータの読み出しを指令する、デー
タバス２１から入力されたコマンドが内部データバス２
５を介して入力され、該コマンドをアドレスバス２２か
ら入力されたアドレスデータが示す第１レジスタに格納
する。

【００４３】続いて、ホストシステム装置２０は、デー
タ読み出しの開始位置を示すメモリ部２のアドレスデー
タをデータバス２１に出力すると共に、該アドレスデー
タを書き込む制御回路部７内の第２レジスタを示すアド
レスデータをアドレスバス２２に出力する。同時に、ホ
ストシステム装置２０は、カードイネーブル信号やライ
トイネーブル信号等の所定の制御信号を制御信号線２３
を介して制御回路部７に出力する。

【００４４】制御回路部７は、制御信号線２３からの各
種信号を受けて、第１双方向バッファ１１の動作制御を
行い、データバス２１から入力されたアドレスデータが
内部データバス２５を介して入力され、該アドレスデー
タをアドレスバス２２から入力されたアドレスデータが
示す第２レジスタに格納する。

【００４５】制御回路部７は、上記第１レジスタに格納
したコマンドに従って、内部データバス４１のみが内部
データバス３３に接続されるように第５バスセレクタ１
７を制御し、更に内部データバス３３が内部データバス
３４に接続されるように第２双方向バッファ１２を制御
する。更に、制御回路部７は、メモリ部２に対してデー
タの読み出しを行わせるために必要な各種信号を制御信
号線４３を介してメモリ部２に出力すると共に、データ
の読み出しを指令するコマンドを内部データバス４１を
介してメモリ部２に出力し、第２レジスタに書き込まれ
たアドレスデータをデコードして生成したアドレスデー
タを内部アドレスバス４２を介してメモリ部２に出力す
る。

【００４６】次に、制御回路部７は、内部データバス３
４と内部データバス３５が接続されるように第２双方向
バッファ１２を制御すると共に、内部データバス２６及
び内部データバス３６のみが内部データバス３５に接続
されるように、第１バスセレクタ１６から第３バスセレ
クタ１８及び第６バスセレクタ１８を制御する。更に、
制御回路部７は、第１セクタバッファＲＡＭ３に対して
データの書き込み動作を行うようにライトイネーブル信
号等の制御信号を出力する。このようにして、メモリ部
２から読み出されたセクタデータ及びＥＣＣは、第１セ
クタバッファＲＡＭ３に格納されると共に、ＥＣＣ回路
部６に入力される。

【００４７】ＥＣＣ回路部６は、入力されたセクタデー
タ及びＥＣＣからセクタデータの誤り訂正処理を行い、
データ誤りの有無を制御回路部７に出力し、データに誤
りがあった場合、データの訂正値を制御回路部７に出力
する。制御回路部７は、データに誤りがあった場合の
み、内部データバス４４が内部データバス２６のみに接
続されるように第１バスセレクタ１３から第３バスセレ
クタ１５を制御し、第１セクタバッファＲＡＭ３に格納
されたセクタデータの訂正を行う。

【００４８】次に、制御回路部７は、内部データバス２
７のみを内部データバス３２に接続するように第４バス
セレクタ１６から第６バスセレクタ１８を制御すると共
に、内部データバス３２がデータバス２１に接続される
ように第１双方向バッファ１１を制御する。更に、制御
回路部７は、第１セクタバッファＲＡＭ３にデータの読
み出しを行うように所定の制御信号を出力して、誤り訂
正処理を行ったセクタデータをホストシステム装置２０
に出力する。

【００４９】第１セクタバッファＲＡＭ３内のセクタデ
ータをホストシステム装置２０に出力すると同時に、制
御回路部７は、内部データバス３４と内部データバス３
５が接続されるように第２双方向バッファ１２を制御す
ると共に、内部データバス２８及び内部データバス３６
のみが内部データバス３５に接続されるように、第１バ
スセレクタ１６から第３バスセレクタ１８及び第６バス
セレクタ１８を制御する。更に、制御回路部７は、第２
セクタバッファＲＡＭ４に対してデータの書き込み動作
を行うようにライトイネーブル信号等の制御信号を出力
する。このようにして、メモリ部２から読み出された次
のセクタデータ及びＥＣＣは、第２セクタバッファＲＡ
Ｍ４に格納されると共に、ＥＣＣ回路部６に入力され
る。

【００５０】ＥＣＣ回路部６は、同様に入力されたセク
タデータ及びＥＣＣからセクタデータの誤り訂正処理を
行い、データ誤りの有無を制御回路部７に出力し、デー
タに誤りがあった場合、データの訂正値を制御回路部７
に出力する。制御回路部７は、データに誤りがあった場
合のみ、内部データバス４４が内部データバス２８のみ
に接続されるように第１バスセレクタ１３から第３バス
セレクタ１５を制御し、第２セクタバッファＲＡＭ４に
格納されたセクタデータの訂正を行う。

【００５１】次に、制御回路部７は、内部データバス２
９のみを内部データバス３２に接続するように第４バス
セレクタ１６から第６バスセレクタ１８を制御すると共
に、内部データバス３２がデータバス２１に接続される
ように第１双方向バッファ１１を制御する。更に、制御
回路部７は、第２セクタバッファＲＡＭ４にデータの読
み出しを行うように所定の制御信号を出力して、誤り訂
正処理を行ったセクタデータをホストシステム装置２０
に出力する。

【００５２】第２セクタバッファＲＡＭ４内のセクタデ
ータをホストシステム装置２０に出力すると同時に、制
御回路部７は、内部データバス３４と内部データバス３
５が接続されるように第２双方向バッファ１２を制御す
ると共に、内部データバス３０及び内部データバス３６
のみが内部データバス３５に接続されるように、第１バ
スセレクタ１６から第３バスセレクタ１８及び第６バス
セレクタ１８を制御する。更に、制御回路部７は、第３
セクタバッファＲＡＭ５に対してデータの書き込み動作
を行うようにライトイネーブル信号等の制御信号を出力
する。このようにして、メモリ部２から読み出された次
のセクタデータ及びＥＣＣは、第３セクタバッファＲＡ
Ｍ５に格納されると共に、ＥＣＣ回路部６に入力され
る。

【００５３】ＥＣＣ回路部６は、同様に入力されたセク
タデータ及びＥＣＣからセクタデータの誤り訂正処理を
行い、データ誤りの有無を制御回路部７に出力し、デー
タに誤りがあった場合、データの訂正値を制御回路部７
に出力する。制御回路部７は、データに誤りがあった場
合のみ、内部データバス４４が内部データバス３０のみ
に接続されるように第１バスセレクタ１３から第３バス
セレクタ１５を制御し、第３セクタバッファＲＡＭ５に
格納されたセクタデータの訂正を行う。

【００５４】次に、制御回路部７は、内部データバス３
１のみを内部データバス３２に接続するように第４バス
セレクタ１６から第６バスセレクタ１８を制御すると共
に、内部データバス３２がデータバス２１に接続される
ように第１双方向バッファ１１を制御する。更に、制御
回路部７は、第３セクタバッファＲＡＭ５にデータの読
み出しを行うように所定の制御信号を出力して、誤り訂
正処理を行ったセクタデータをホストシステム装置２０
に出力する。このようにして、３つの連続したセクタデ
ータの読み出しが終了する。

【００５５】なお、第１セクタバッファＲＡＭ３から第
３セクタバッファＲＡＭ５に格納したセクタデータを訂
正した場合、該訂正したセクタデータをホストシステム
装置２０に出力した後に、メモリ部２に訂正したセクタ
データを書き込んで訂正するようにしてもよいし、第１
セクタバッファＲＡＭ３から第３セクタバッファＲＡＭ
５に格納した各セクタデータをホストシステム装置２０
にすべて出力した後に、訂正を行ったセクタデータのみ
メモリ部２に書き込んで訂正するようにしてもよい。

【００５６】図３は、３つのセクタデータをメモリ部２
から連続して読み出すフローを示した図であり、図３を
用いて、メモリ部２から読み出された３つのセクタデー
タの流れについて説明する。図３において、最初にステ
ップＳ１１で、メモリ部２から最初に読み出されたセク
タデータ及びＥＣＣが、第１セクタバッファＲＡＭ３に
格納されるると共に、ＥＣＣ回路部６に入力されて所定
の誤り訂正処理が行われる。

【００５７】次に、ステップＳ１２で、第１セクタバッ
ファＲＡＭ３に格納され所定の誤り訂正処理が行われた
セクタデータをホストシステム装置２０に出力すると共
に、次のセクタデータ及びＥＣＣがメモリ部２から読み
出されて第２セクタバッファＲＡＭ４に格納され、同時
にＥＣＣ回路部６に入力されて所定の誤り訂正処理が行
われる。次に、ステップＳ１３で、第２セクタバッファ
ＲＡＭ４に格納され所定の誤り訂正処理が行われたセク
タデータをホストシステム装置２０に出力すると共に、
次のセクタデータ及びＥＣＣがメモリ部２から読み出さ
れて第３セクタバッファＲＡＭ５に格納される。この
後、ステップＳ１４で、第３セクタバッファＲＡＭ５に
格納され所定の誤り訂正処理が行われたセクタデータを
ホストシステム装置２０に出力して、本フローは終了す
る。

【００５８】３つのセクタデータを連続してメモリ部２
に書き込む場合、従来の方法では、１つのセクタデータ
ごとに、ホストシステム装置２０からセクタバッファＲ
ＡＭへ、セクタバッファＲＡＭからＥＣＣ回路部６へ、
更にセクタバッファＲＡＭからメモリ部２へと３つのス
テップのデータ転送が必要であり、３セクタデータの場
合９ステップのデータ転送が行われていた。同様に、３
つのセクタデータを連続してメモリ部２から読み出す場
合においても、従来の方法では９ステップのデータ転送
が必要であった。これに対して、本実施の形態１におけ
るＰＣカード型記憶装置においては、図２から分かるよ
うに、３つのセクタデータを連続してメモリ部２に書き
込む場合、データ転送が５ステップで行え、図３から分
かるように、３つのセクタデータを連続してメモリ部２
から読み出す場合、データ転送が４ステップで行える。

【００５９】なお、本実施の形態１においては、３つの
セクタバッファＲＡＭを設けた場合を例にして説明した
が、本発明はこれに限定するものではなく、複数のセク
タバッファＲＡＭを設けるようにすればよい。

【００６０】このように、本実施の形態１におけるＰＣ
カード型記憶装置は、ＥＣＣ回路部６を備えると共に第
１セクタバッファＲＡＭ３から第３セクタバッファＲＡ
Ｍ５の３つのセクタバッファＲＡＭを設けた。このこと
から、メモリ部２に連続して複数のセクタデータを書き
込む場合、第１セクタバッファＲＡＭ３から第３セクタ
バッファＲＡＭ５のいずれかとホストシステム装置２０
との間のデータ転送、第１セクタバッファＲＡＭ３から
第３セクタバッファＲＡＭ５のいずれかとＥＣＣ回路部
６との間のデータ転送、及び第１セクタバッファＲＡＭ
３から第３セクタバッファＲＡＭ５のいずれかとメモリ
部２との間のデータ転送を同時に行うようにした。

【００６１】また、メモリ部２から連続して複数のセク
タデータを読み出す場合、メモリ部２と第１セクタバッ
ファＲＡＭ３から第３セクタバッファＲＡＭ５のいずれ
かとの間のデータ転送、メモリ部２とＥＣＣ回路部６と
の間のデータ転送、及び第１セクタバッファＲＡＭ３か
ら第３セクタバッファＲＡＭ５のいずれかとホストシス
テム装置２０との間のデータ転送を同時に行うようにし
た。これらのことから、複数のセクタデータ転送を同時
に行うことができることから、データ転送速度の向上を
図ることができる。

【００６２】

【発明の効果】請求項１に係るＰＣカード型記憶装置
は、メモリ部へのデータ書き込み時に、バッファメモリ
部とホストシステム装置との間のデータ転送、及びバッ
ファメモリ部とデータ誤り訂正部とのデータ転送を同時
に行うようにした。このことから、データ書き込み時に
おいて複数のセクタデータ転送を同時に行うことができ
ることから、データ転送速度の向上を図ることができ
る。

【００６３】請求項２に係るＰＣカード型記憶装置は、
請求項１において、更に、メモリ部へのデータ書き込み
時に、バッファメモリ部とホストシステム装置との間の
データ転送、及びバッファメモリ部とメモリ部とのデー
タ転送を同時に行うようにした。このことから、データ
書き込み時において、バッファメモリ部とホストシステ
ム装置との間のデータ転送、バッファメモリ部とデータ
誤り訂正部とのデータ転送、及びバッファメモリ部とメ
モリ部とのデータ転送を同時に行うことができることか
ら、データ転送速度をより一層向上させることができ
る。

【００６４】請求項３に係るＰＣカード型記憶装置は、
請求項１又は請求項２のいずれかにおいて、更に、メモ
リ部からのデータ読み出し時に、メモリ部とバッファメ
モリ部との間のデータ転送、及びメモリ部とデータ誤り
訂正部とのデータ転送を同時に行うようにした。このこ
とから、データ読み出し時において複数のセクタデータ
転送を同時に行うことができることから、データ転送速
度の向上を図ることができる。

【００６５】請求項４に係るＰＣカード型記憶装置は、
請求項１から請求項３のいずれかにおいて、更に、メモ
リ部からのデータ読み出し時に、メモリ部とバッファメ
モリ部との間のデータ転送、及びバッファメモリ部とホ
ストシステム装置とのデータ転送を同時に行うようにし
た。このことから、データ読み出し時において、メモリ
部とバッファメモリ部との間のデータ転送、メモリ部と
データ誤り訂正部とのデータ転送、及びバッファメモリ
部とホストシステム装置とのデータ転送を同時に行うこ
とができることから、データ転送速度をより一層向上さ
せることができる。

【００６６】請求項５に係るＰＣカード型記憶装置は、
請求項１から請求項４のいずれかにおいて、具体的に
は、上記制御部は、ホストシステム装置とバッファメモ
リ部とを接続する第１データバスと、バッファメモリ部
とデータ誤り訂正部とを接続する第２データバスと、バ
ッファメモリ部とメモリ部とを接続する第３データバス
と、第１データバスから第３データバスのそれぞれのデ
ータバス間におけるデータ転送を制御するデータ転送制
御部とを有する。このことから、データ書き込み時に、
メモリ部とバッファメモリ部との間のデータ転送、バッ
ファメモリ部とデータ誤り訂正部とのデータ転送、及び
バッファメモリ部とホストシステム装置とのデータ転送
を同時に行うことができる。更に、データ読み出し時
に、メモリ部とバッファメモリ部との間のデータ転送、
メモリ部とデータ誤り訂正部との間のデータ転送、及び
バッファメモリ部とホストシステム装置との間のデータ
転送を同時に行うことができる。このため、データ書き
込み時及びデータ読み出し時におけるデータ転送速度を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＰＣカード型
記憶装置の例を示した概略のブロック図である。

【図２】図１のメモリ部２に３つのセクタデータを連
続して書き込むフローを示した図である。

【図３】図１のメモリ部２から３つのセクタデータを
連続して読み出すフローを示した図である。

【符号の説明】

１ＰＣカード、２メモリ部、３第１セクタバ
ッファＲＡＭ、４第２セクタバッファＲＡＭ、５
第３セクタバッファＲＡＭ、６ＥＣＣ回路部、７
制御回路部、１３第１バスセレクタ、１４第
２バスセレクタ、１５第３バスセレクタ、１６
第４バスセレクタ、１７第５バスセレクタ、１８
第６バスセレクタ、２０ホストシステム装置、
２１データバス、２５〜３７，４１，４４内部デー
タバス。

Claims

【特許請求の範囲】

【請求項１】情報処理機器等からなるホストシステム
装置に接続されて使用される、データの誤り訂正処理を
行う機能を備えたＰＣカード型記憶装置において、フラッシュメモリで構成された少なくとも１つのＩＣメ
モリで形成されたメモリ部と、所定の誤り訂正符号を用いて該メモリ部に格納されてい
るデータの誤り訂正を行うデータ誤り訂正部と、所定のサイズのデータを一時的に格納する複数のバッフ
ァメモリで形成されたバッファメモリ部と、上記ホストシステム装置から入力されるコマンドに従っ
て、上記メモリ部、データ誤り訂正部及びバッファメモ
リ部の動作制御を行う制御部とを備え、該制御部は、メモリ部へのデータ書き込み時に、上記バ
ッファメモリ部の１つのバッファメモリにホストシステ
ム装置からのデータが格納されている場合、ホストシス
テム装置から入力されたデータをバッファメモリ部の他
の１つのバッファメモリに格納させると同時に、バッフ
ァメモリの１つにすでに格納されているデータを読み出
して上記データ誤り訂正部に入力し所定の誤り訂正符号
を生成させて付加することを特徴とするＰＣカード型記
憶装置。
【請求項２】上記制御部は、メモリ部へのデータ書き
込み時に、上記バッファメモリ部の１つのバッファメモ
リにホストシステム装置からのデータが誤り訂正符号を
付加された状態で格納されている場合、ホストシステム
装置から入力されたデータをバッファメモリ部の他の１
つのバッファメモリに格納させると同時に、誤り訂正符
号が付加された状態の上記データを読み出してメモリ部
に格納することを特徴とする請求項１に記載のＰＣカー
ド型記憶装置。
【請求項３】上記制御部は、メモリ部からのデータ読
み出し時に、メモリ部から読み出したデータを、バッフ
ァメモリ部の１つのバッファメモリに格納させると同時
に、上記データ誤り訂正部に入力し所定のデータ誤り訂
正処理を行わせることを特徴とする請求項１又は請求項
２のいずれかに記載のＰＣカード型記憶装置。
【請求項４】上記制御部は、メモリ部からのデータ読
み出し時に、上記バッファメモリ部の１つのバッファメ
モリにメモリ部から読み出されたデータが所定のデータ
誤り訂正処理を行われた状態で格納されている場合、メ
モリ部から読み出したデータをバッファメモリ部の他の
１つのバッファメモリに格納させると同時に、データ誤
り訂正処理を行われた状態の上記データを読み出してホ
ストシステム装置に出力することを特徴とする請求項１
から請求項３のいずれかに記載のＰＣカード型記憶装
置。
【請求項５】上記制御部は、ホストシステム装置とバッファメモリ部とを接続する第
１データバスと、バッファメモリ部とデータ誤り訂正部とを接続する第２
データバスと、バッファメモリ部とメモリ部とを接続する第３データバ
スと、上記第１データバス、第２データバス及び第３データバ
スのそれぞれのデータバス間におけるデータ転送を制御
するデータ転送制御部と、を有することを特徴とする請
求項１から請求項４のいずれかに記載のＰＣカード型記
憶装置。