JP2016035795A

JP2016035795A - 内部ｅｃｃ処理を有するｎａｎｄ型フラッシュメモリおよびその動作方法

Info

Publication number: JP2016035795A
Application number: JP2015048006A
Authority: JP
Inventors: マイケルオロン; Michael Oron
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2014-08-01
Filing date: 2015-03-11
Publication date: 2016-03-17
Also published as: JP2019091519A; JP2017224379A; US9367392B2; US20160034346A1

Abstract

【課題】内部誤り訂正符号（ＥＣＣ）処理を有するＮＡＮＤ型フラッシュメモリ及びその動作方法を提供する。
【解決手段】連続読み込み動作は、分割されたデータレジスタと分割されたキャッシュレジスタ、キャッシュレジスタと関連したユーザー構成可能な内部ＥＣＣ及び迅速なバッドブロック管理を有するデータバッファを用いる。データ読み込みの動作中、ＥＣＣステータスは、ＥＣＣステータスビットによって示される。ページの出力が終了するとき、全てのページのＥＣＣステータスが判定（決定）され、ステータスレジスタに保存される。対応するページ分割を出力する前に、各ページ分割のＥＣＣステータスが判定され、出力される。
【選択図】図１

Description

本発明は、デジタルメモリデバイスおよびその動作（処理）に関し、特に、内部誤り訂正符号（ｅｒｒｏｒｃｏｒｒｅｃｔｉｏｎｃｏｄｅ；ＥＣＣ）処理を有するＮＡＮＤ型フラッシュメモリおよびその動作方法に関するものである。

ＮＡＮＤ型フラッシュメモリは、データ保存用に普及している。シングルシベルセル（ＳＬＣ）ＮＡＮＤ型フラッシュメモリに用いられるメモリセルのサイズが本質的に小さいため、最大５１２メガバイトの密度のＳＬＣＮＡＮＤ型フラッシュメモリのコスト対密度は、かなり優れている。

ＮＡＮＤ型フラッシュメモリは、データ保存の他、コードシャドウイングを含む、各種のアプリケーション用にも普及してきている。一般的に用いられているＳＬＣＮＡＮＤ型フラッシュメモリは、アーキテクチャ、性能、データの完全性（integrity）、および不良ブロックの制限があり、シリアルＮＯＲフラッシュメモリがよく適した、高速のコードシャドウイングのアプリケーションをサポートするのを難しくしているが、ＮＡＮＤ型フラッシュメモリをこのようなアプリケーションに適合させる各種の技術が開発されている。

誤り訂正符号（ＥＣＣ）アルゴリズムがデータの完全性の問題を管理するように開発されている。１つのアプローチでは、内部のＥＣＣの計算は、ページプログラミング期間に行われ、その、結果として生じるＥＥＣ情報は、各ページ用のスペア領域として知られる余分な６４バイトの領域に保存される。データ読み込みの操作中、ＥＣＣエンジンは、予め保存されたＥＣＣ情報に応じてデータを検証し、限られた範囲内で、示された訂正を行う。検証および訂正状態は、以下の方式で、すなわち、ＥＣＣステータスビットＥＣＣ−１およびＥＣＣ−０によって示される。ＥＣＣ−１、ＥＣＣ−０ステータス（０：０）は、どのＥＣＣ訂正も必要とすることなく、全てのデータ出力が成功したことを示している。ＥＣＣ−１、ＥＣＣ−０ステータス（０：１）は、単一ページまたは複数のページのいずれかに、ページ当たり１〜４ビットのＥＣＣ訂正を必要として全てのデータ出力が成功したことを示している。ＥＣＣ−１、ＥＣＣ−０ステータス（１：０）は、全てのデータ出力が単一のページに、４ビット以上のエラーを含み、且つＥＣＣによって修復されることができないことを示している。前記データは、使用に適していない。連続読み込みモードでは、追加の命令がエラーを含むページのページアドレス（ＰＡ）を読み出すのに用いられることができる。ＥＣＣ−１、ＥＣＣ−０ステータス（１：１）は、全てのデータ出力が複数のページに、４ビット以上のエラー／ページを含むことを示している。連続読み込みモードでは、追加の命令は、エラーを含む最後のページのページアドレス（ＰＡ）を提供する。他のエラーのページのページアドレスは、報告されない。

本発明は、内部誤り訂正符号（ＥＣＣ）処理を有するＮＡＮＤ型フラッシュメモリおよびその操作方法を提供する。

本発明の１つの実施形態は、ＮＡＮＤメモリアレイ、およびＮＡＮＤメモリアレイに接続され、少なくとも第１の部分および第２の部分に分割されたページバッファを含むデジタルメモリデバイスからデータを順次に読み込む方法であり、当該方法は、ＮＡＮＤメモリアレイから１ページのデータをアクセスするステップ、ページのデータからページバッファの第１の部分に第１の誤り訂正符号（ＥＣＣ）処理データを確立するステップ、第１のＥＣＣ処理データの第１のＥＣＣステータスを判定するステップ、ページバッファの第１の部分から第１のＥＣＣ処理データを出力するステップ、第１のＥＣＣ処理データを出力するステップと重複する時間関係に、ページのデータからページバッファの第２の部分に第２のＥＣＣ処理データを確立するステップ、第１のＥＣＣ処理データの第１のＥＣＣステータスから、且つ第２のＥＣＣ処理データを確立するステップ中に、第１のＥＣＣ処理データと第２のＥＣＣ処理データを含むページのデータの第２のＥＣＣステータスを判定するステップ、第２のＥＣＣステータスをステータスレジスタに保存するステップ、第１のＥＣＣ処理データを出力するステップと重複する時間関係に、ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、ページバッファの第２の部分から第２のＥＣＣ処理データを出力するステップ、第２のＥＣＣ処理データを出力するステップと重複する時間関係に、第１の順次ページのデータからページバッファの第１の部分に第３のＥＣＣ処理データを確立するステップ、第３のＥＣＣ処理データの第３のＥＣＣステータスを判定するステップ、ページバッファの第１の部分から第３のＥＣＣ処理データを出力するステップ、第３のＥＣＣ処理データを出力するステップと重複する時間関係に、第１の順次ページのデータからページバッファの第２の部分に第４のＥＣＣ処理データを確立するステップ、第３のＥＣＣ処理データの第３のＥＣＣステータスから、且つ第４のＥＣＣ処理データを確立するステップ中に、第３のＥＣＣ処理データと第４のＥＣＣ処理データを含むページのデータの第４のＥＣＣステータスを判定するステップ、第４のＥＣＣステータスをステータスレジスタに保存するステップ、および第３のＥＣＣ処理データを出力するステップと重複する時間関係に、ＮＡＮＤメモリアレイから第２の順次ページのデータをアクセスするステップを含む方法である。

本発明の他の実施形態は、デジタルメモリデバイスであり、当該デバイスは、ＮＡＮＤフラッシュメモリアレイ、ＮＡＮＤフラッシュメモリアレイに接続された行デコーダ、ＮＡＮＤフラッシュメモリアレイに接続され、少なくとも第１の部分と第２の部分を含むデータレジスタ、データレジスタに接続され、データレジスタの第１の部分と第２の部分に対応した、少なくとも第１の部分と第２の部分を含むキャッシュレジスタ、キャッシュレジスタに接続された誤り訂正符号（ＥＣＣ）回路、キャッシュレジスタに接続された列デコーダ、および行デコーダ、列デコーダ、データレジスタ、キャッシュレジスタ、およびＥＣＣ回路に接続された制御回路を含む。制御回路は、１ページのデータをＮＡＮＤメモリアレイからデータレジスタにローディングする機能、１ページのデータの第１の部分をデータレジスタの第１の部分からキャッシュレジスタの第１の部分にコピーする機能、ページのデータの第１の部分からキャッシュレジスタの第１の部分に第１のＥＣＣ処理データを確立する機能、第１のＥＣＣ処理データの第１のＥＣＣステータスを判定する機能、キャッシュレジスタの第１の部分から第１のＥＣＣ処理データを出力する機能、１ページのデータの第２の部分をデータレジスタの第２の部分からキャッシュレジスタの第１の部分にコピーする機能、ページのデータの第１の部分からキャッシュレジスタの第１の部分に第１のＥＣＣ処理データを確立する機能、第１のＥＣＣ処理データを出力する機能と重複する時間関係に、ページのデータの第２の部分からキャッシュレジスタの第２の部分に第２のＥＣＣ処理データを確立する機能、第１のＥＣＣ処理データの第１のＥＣＣステータスから、且つ第２のＥＣＣ処理データの一部を確立する機能のときに、第１のＥＣＣ処理データと第２のＥＣＣ処理データを含むページのデータの第２のＥＣＣステータスを判定する機能、第２のＥＣＣステータスをステータスレジスタに保存する、第１のＥＣＣ処理データを出力する機能と重複する時間関係に、ＮＡＮＤメモリアレイから第１の順次ページのデータをデータレジスタ内にローディングする機能、キャッシュレジスタの第２の部分から第２のＥＣＣ処理データを出力する機能、第１の順次ページのデータをデータレジスタの第１の部分からキャッシュレジスタの第１の部分にコピーする機能、第２のＥＣＣ処理データを出力する機能と重複する時間関係に、第１の順次ページのデータの第１の部分からキャッシュレジスタの第１の部分に第３のＥＣＣ処理データを確立する機能、第３のＥＣＣ処理データの第３のＥＣＣステータスを判定する機能、キャッシュレジスタの第１の部分から第３のＥＣＣ処理データを出力する機能、第２の順次ページのデータをデータレジスタの第２の部分からキャッシュレジスタの第２の部分にコピーする、第３のＥＣＣ処理データを出力する機能と重複する時間関係に、第１の順次ページのデータの第２の部分からキャッシュレジスタの第２の部分に第４のＥＣＣ処理データを確立する機能、第３のＥＣＣ処理データの第３のＥＣＣステータスから、且つ第４のＥＣＣ処理データの一部を確立する機能のときに、第３のＥＣＣ処理データと第４のＥＣＣ処理データを含むページのデータの第４のＥＣＣステータスを判定する機能、および第４のＥＣＣステータスをステータスレジスタに保存する、第３のＥＣＣ処理データを出力する機能と重複する時間関係に、ＮＡＮＤメモリアレイから第２の順次ページのデータをデータレジスタにローディングする機能を行う論理素子およびレジスタ素子を含む。

本発明の他の実施形態は、ＮＡＮＤメモリアレイ、およびＮＡＮＤメモリアレイに接続され、少なくとも第１の部分および第２の部分に分割されたページバッファを含むデジタルメモリデバイスからデータを順次に読み込む方法であり、当該方法は、ＮＡＮＤメモリアレイから１ページのデータをアクセスするステップ、ページのデータからページバッファの第１の部分に第１の誤り訂正符号（ＥＣＣ）処理データを確立するステップ、第１のＥＣＣ処理データの第１のＥＣＣステータスを判定するステップ、ページバッファの第１の部分から第１のＥＣＣ処理データを出力するステップ、第１のＥＣＣ処理データを出力するステップと重複する時間関係に、ページのデータからページバッファの第２の部分に第２のＥＣＣ処理データを確立するステップ、第１のＥＣＣ処理データの第１のＥＣＣステータスから、且つ第２のＥＣＣ処理データを確立するステップ中に、第１のＥＣＣ処理データと第２のＥＣＣ処理データを含むページのデータの第２のＥＣＣステータスを判定するステップ、第２のＥＣＣステータスを保存するステップ、第１のＥＣＣ処理データを出力するステップと重複する時間関係に、ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、ページバッファの第２の部分から第２のＥＣＣ処理データと、保存ステップから第２のＥＣＣステータスを出力するステップ、第２のＥＣＣ処理データを出力するステップと重複する時間関係に、第１の順次ページのデータからページバッファの第１の部分に第３のＥＣＣ処理データを確立するステップ、第３のＥＣＣ処理データの第３のＥＣＣステータスを判定するステップ、ページバッファの第１の部分から第３のＥＣＣ処理データを出力するステップ、第３のＥＣＣ処理データを出力するステップと重複する時間関係に、第１の順次ページのデータからページバッファの第２の部分に第４のＥＣＣ処理データを確立するステップ、第３のＥＣＣ処理データの第３のＥＣＣステータスから、且つ第４のＥＣＣ処理データを確立するステップ中に、第３のＥＣＣ処理データと第４のＥＣＣ処理データを含むページのデータの第４のＥＣＣステータスを判定するステップ、第２のＥＣＣステータスをステータスレジスタに保存するステップ、および第３のＥＣＣ処理データを出力するステップと重複する時間関係に、ＮＡＮＤメモリアレイから第２の順次ページのデータをアクセスするステップを含む。

本発明の他の実施形態は、ＮＡＮＤメモリアレイ、およびＮＡＮＤメモリアレイに接続され、少なくとも第１の部分および第２の部分に分割されたページバッファを含むデジタルメモリデバイスからデータを順次に読み込む方法であり、当該方法は、ＮＡＮＤメモリアレイから１ページのデータをアクセスするステップ、ページのデータからページバッファの第１の部分に第１の誤り訂正符号（ＥＣＣ）処理データを確立するステップ、第１のＥＣＣ処理データの第１のＥＣＣステータスを判定するステップ、第１のＥＣＣステータスを出力するステップ、第１のＥＣＣステータスを出力するステップの後、ページバッファの第１の部分から第１のＥＣＣ処理データを出力するステップ、第１のＥＣＣ処理データを出力するステップと重複する時間関係に、ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、第１のＥＣＣ処理データを出力するステップと重複する時間関係に、ページのデータからページバッファの第２の部分に第２のＥＣＣ処理データを確立するステップ、第２のＥＣＣ処理データの第２のＥＣＣステータスを判定するステップ、第２のＥＣＣステータスを出力するステップ、第２のＥＣＣステータスを出力するステップの後、ページバッファの第２の部分から第２のＥＣＣ処理データを出力するステップ、第２のＥＣＣ処理データを出力するステップと重複する時間関係に、第１の順次ページのデータからページバッファの第１の部分に第３のＥＣＣ処理データを確立するステップ、第３のＥＣＣ処理データの第３のＥＣＣステータスを判定するステップ、第３のＥＣＣステータスを出力するステップ、第３のＥＣＣステータスを出力するステップの後、ページバッファの第１の部分から第３のＥＣＣ処理データを出力するステップ、第３のＥＣＣ処理データを出力するステップと重複する時間関係に、ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、および第３のＥＣＣ処理データを出力するステップと重複する時間関係に、第１の順次ページのデータからページバッファの第２の部分に第４のＥＣＣ処理データを確立するステップを含む方法である。

連続読み込みのＮＡＮＤ型フラッシュメモリの操作を表す流れ図である。図１の一部の連続読み込みのプロセス中にデータレジスタおよびキャッシュレジスタを有するページバッファを機能させる機能ブロック図である。図１のもう一部の連続読み込みのプロセス中にデータレジスタおよびキャッシュレジスタを有するページバッファを機能させる機能ブロック図である。図１のもう一部の連続読み込みのプロセス中にデータレジスタおよびキャッシュレジスタを有するページバッファを機能させる機能ブロック図である。ＥＣＣステータスのパイプリング化用のパイプライン回路の機能ブロック図である。図１〜図４に示されたデータレジスタおよびキャッシュレジスタを有するページバッファの機能に関わる各種の信号を表す信号図である。連続読み込み用のＮＡＮＤ型フラッシュメモリの操作を表すフローチャートである。図７に示されたデータレジスタおよびキャッシュレジスタを有するページバッファの機能に関わる各種の信号を表す信号図である。連続読み込み用のＮＡＮＤ型フラッシュメモリの操作を表すフローチャートである。図９に示されたデータレジスタおよびキャッシュレジスタを有するページバッファの機能に関わる各種の信号を表す信号図である。図９に示されたページバッファの変形の機能に関わる各種の信号を表す信号図である。シリアルＮＡＮＤ型フラッシュメモリデバイスの機能ブロック概略図である。

ＮＡＮＤメモリデバイスは、シリアルＮＯＲメモリデバイスの多くの特性と互換性を持つように製作され、（１）マルチ−Ｉ／ＯＳＰＩ／ＱＰＩインターフェース；（２）例えば８コンタクトＷＳＯＮ、１６ピンＳＯＩＣ、および２４ボールＢＧＡ型パッケージなど、通常、一般的なパラレルおよび一般的なシリアルＮＡＮＤ型フラッシュメモリに用いられるＶＢＧＡ−６３などのより大きなパッケージを用いる柔軟性を有する、小ピン数のパッケージタイプ（８×６ｍｍほどの２５６Ｍｂまたはそれ以上の密度の）；（３）高い転送率（例示として５０ＭＢ／秒）用の高クロック周波数動作（例示として１０４ＭＨｚ）；（４）高速のコードシャドウイングのアプリケーション用の待機間隔のないページの境界を跨ぐ誤り訂正符号（ＥＥＣ）処理を有する連続読み込み；（５）外部システムに伝送し、且つ出力の速度と連続性に悪影響を及ぼさないバッドブロック管理によって、論理的に連続するアドレス指定可能な良好なメモリ、および（６）ユーザー指定値またはメーカー指定値によって、０の出力開始アドレスまたはメモリアレイのユーザーアドレス指定可能なスペース内の任意の他のアドレスを含む。連続読み込みモードは、特にＲＡＭ、ｅｘｅｃｕｔｅ−ｉｎ−ｐｌａｃｅ（ＸＩＰ）、および大きな音声、ビデオ、テキストとデータセグメントの迅速な検索にコードシャドウイングするのに適している。各種の技術は、迅速で効率的な連続読み込み操作、例えば、分割されたデータレジスタと分割されたキャッシュレジスタ、キャッシュレジスタと関連したユーザー構成可能な内部ＥＣＣ、および迅速なバッドブロック管理などを実現するために用いられることができる。高速のコードシャドウイングおよびＮＡＮＤ型フラッシュメモリを有するＸＩＰアプリケーションをサポートするのを難しくしている、アーキテクチャ、性能、不信頼性、および不良ブロックの制限を克服するこれらの、および他の技術は、２０１４年３月４日にＧｕｐｔａ、その他の人により出願された米国特許第８，６６７，３６８号「ＭｅｔｈｏｄａｎｄＡｐｐａｒａｔｕｓｆｏｒＲｅａｄｉｎｇＮＡＮＤＦｌａｓｈＭｅｍｏｒｙ,」、２０１３年１２月２６日にＭｉｃｈａｅｌ、その他の人により出願された米国特許出願公開第２０１３／０３４６６７１号「Ｏｎ−ＣｈｉｐＢａｄＢｌｏｃｋＭａｎａｇｅｍｅｎｔｆｏｒＮＡＮＤＦｌａｓｈＭｅｍｏｒｙ,」、および２０１３年３月１３日にＪｉｇｏｕｒ、その他の人により出願された米国特許出願公開第１３／７９９，２１５号「ＮＡＮＤＦｌａｓｈＭｅｍｏｒｙ,」に記述されており、これらの全ては引用によって本願に援用される。

連続読み込み操作を提供する１つのデバイスは、米国、カリフォルニア、サンノゼに所在する華邦電子（ＷｉｎｂｏｎｄＥｌｅｃｔｒｏｎｉｃｓＣｏｒｐｏｒａｔｉｏｎ）から入手可能な、タイプＷ２５Ｎ０１ＧＶである。Ｗ２５Ｎ０１ＧＶは、２０１３年１１月２６日に刊行された初版（ＰｒｅｌｉｍｉｎａｒｙＲｅｖｉｓｉｏｎ）Ｂにおいて、デュアル／クワッドＳＰＩおよび連続読み込みを有するＳｐｉＦｌａｓｈ３Ｖの１ＧビットのシリアルＳＬＣＮＡＮＤ型フラッシュメモリであり、これらは引用によって本願に援用される。タイプＷ２５Ｎ０１ＧＶデバイスは、従来の大きいＮＡＮＤ不揮発性メモリスペースを組み込み、特に、１Ｇビットのメモリアレイは、各々２０４８バイトの６５５３６のプログラム可能ページに構成される。デバイスは、ビットシリアルＳＰＩ、およびデュアルシリアル、クワッドシリアルと、クワッドＩ／ＯシリアルＳＰＩも含むシリアル周辺インターフェース（ＳＰＩ）も組み込む。最大１０４ＭＨｚのＳＰＩクロック周波数がサポートされて、高速読み込みデュアル／クワッドＩ／Ｏ命令を用いた時に、２０８ＭＨｚ（１０４ＭＨｚ×２）のクロックレートをデュアルＩ／Ｏに同等させ、４１６ＭＨｚ（１０４ＭＨｚ×４）のクロックレートをクワッドＩ／Ｏに同等させる。Ｗ２５Ｎ０１ＧＶデバイスは、ページバッファのデータをアクセスするバッファ読み込みモード（ＢＵＦ＝１）と、単一の読み込み命令を有する全てのメモリアレイに効率的にアクセスする連続読み込みモード（ＢＵＦ＝０）との間を切替え可能である。

Ｗ２５Ｎ０１ＧＶデバイスは、データの完全性を管理する有効な誤り訂正符号（ＥＥＣ）能力を有する。データ読み込み操作中、ＥＣＣエンジンは、データを検証し、限られた範囲内で、訂正を行う。検証および訂正ステータスは、ＥＣＣステータスビットＥＣＣ−１およびＥＣＣ−０によって示される。例えば連続読み込みモードにのみ適用可能なＥＣＣ−１、ＥＣＣ−０ステータス（１：１）は、全てのデータ出力が複数のページに４ビット以上のエラー／ページを含むことを示している。連続読み込みモードでは、追加の命令がエラーを含む最後のページのページアドレス（ＰＡ）を提供し、他のエラーのページのページアドレスは、報告されない。ＥＣＣ−１、ＥＣＣ−０ステータス（１：１）は、複数のページ上にページ当たりのビットエラーが４ビットを超えることは、稀であるため、通常、充分である。しかしながら、中には各ページのＥＣＣステータスを知りたい可能性もある。

図１は、ページ毎のＥＣＣステータスを有する連続ページ読み込み１００を行う各種の操作を表す流れ図である。図２〜図４は、ＮＡＮＤメモリデバイスの特定の回路内で行われる種々の操作を表しており、図６は、前記操作と関わる各種の信号を表している。ページ毎のＥＣＣステータスのモードは、任意の必要な方式で有効または無効にすることができ、例示的な技術がユーザー設定のビットにより設定、または再設定されている。ページは、パワーアップ時に自動的に（例示としてＮＡＮＤメモリアレイのページ０）、またはページデータ読み込み命令に応じて（図６のフェーズ３１０を参照）、または他の所望の方式のいずれかで、ページバッファ内にローディングされる（ブロック１１０）。図２に示されるように、２つの１ページのレジスタ、特に、２つの部分ＤＲ−０とＤＲ−１に分割されたデータレジスタ２４０と、データレジスタ２４０の部分ＤＲ−０とＤＲ−１に対応した２つの部分ＣＲ−０とＣＲ−１に分割されたキャッシュ２３０とが協働してページバッファを提供する。ページ２５２は、第１の期間Ａの間にデータレジスタ２４０にローディングされる。次いで、ページ２５２は、第２の期間Ｂの間にキャッシュレジスタ２３０にコピーされる（ページ２５２は、図に示されるように全部コピーされるか、またはデータレジスタ２４０の第１の部分ＤＲ−０だけがキャッシュレジスタ２３０の第１の部分ＣＲ−０にコピーされることができる）。また、ＥＣＣ処理は、第３の期間（Ｃ１＋Ｃ２）中にキャッシュレジスタ２３０のＣＲ−０部分に行われる。その中のＣ１は、ＣＲ−０からＥＣＣ回路２２０の第１の部分ＥＣＣ−０にデータを送信する時間を示しており、Ｃ２は、ＥＣＣ処理時間と、ＥＣＣ−０からＣＲ−０にデータを送信する時間とを示している。必要ならば、ＥＣＣ処理は、第４の期間中にキャッシュレジスタ２３０のＣＲ−１部分に行われることもできる（図示せず）。これらの操作は、タイムライン２６０に示されるように、連続的なため、これらの期間は累積的である。

図１を更に参照に、ＢＵＳＹビット（ＢＳ）のステータスは、ＢＵＳＹビットを含むステータスレジスタのアドレスを含むリードステータスレジスタ（０Ｆｈ／０５ｈ）命令を用いることによってチェックされることができる（図６のフェーズ３２０を参照）（ブロック１２０）。次いで、ステータスレジスタビットは、ＣＬＫの立ち下がりエッジでシフトアウトされる。ＥＣＣステータス（ＥＳ）ビットは、この時無視される可能性もあるが、この方式でアクセスされることもできる。リードステータスレジスタ命令は、いつでも用いられることができるため、ＢＵＳＹステータスビットがチェックされるようにして、いつサイクルが完了し、デバイスが他の命令を受けることができるかどうかを判定する。ステータスレジスタは、連続読み込みされることができる。前記命令は、チップセレクト信号（ＣＳ）をハイレベル（ｈｉｇｈ）に駆動することによって完了されることができる。

待機期間（フェーズ）３２０（図６）の後、ＢＵＳＹビットがクリアにされ（ブロック１２０−ｎｏ）、データ読み込み命令３４０（図６）が受け取られたとき（ブロック１２２−ｙｅｓ）、連続ページ読み込みは、データのＥＣＣ処理を行い、且つ交互にキャッシュレジスタ２３０の２つの部分ＣＲ−０とＣＲ−１からデータを出力することで進めることができ、更にデータレジスタ２４０からキャッシュレジスタ２３０へのデータのコピーと合わせ、２５４などの後続のページを、ＮＡＮＤ型フラッシュメモリアレイ２５０からデータレジスタ２４０にローディングする。ブロック１３０、１３２と、１３４によって示されるように、データ読み込み命令３４０（図６）は、同じ期間の間に、実質的に重なって生じる３つの異なる操作、即ち、キャッシュレジスタ２３０の第１の部分ＣＲ−０からデータバス２１０にデータを出力する、キャッシュレジスタ２３０の第２の部分ＣＲ−１でＥＣＣを行う、且つＮＡＮＤ型フラッシュメモリアレイ２５０の連続したページ２５４をデータレジスタ２４０にローディングする操作を進める。図３に示されるように、データの出力は、期間Ｄ中に生じ、ＥＣＣ処理は、期間Ｆ１＋Ｆ２＋Ｆ３中に生じ、ページローディングは、期間Ｇ中に生じる。期間Ｄ、Ｆ１＋Ｆ２＋Ｆ３、およびＧは、タイムライン２７０に示されるように、実質的に重なる。短い期間Ｅは、データレジスタ２４０の第２の部分ＤＲ−１をキャッシュレジスタ２３０の第２の部分ＣＲ−１にコピーするのに用いられ、期間Ｅが期間Ｆ１＋Ｆ２＋Ｆ３とＧに先行するため、これらの期間に加えられ、期間Ｄに重なることができる。

キャッシュレジスタ２３０の両部分ＣＲ−０とＣＲ−１にデータのＥＣＣ処理をさせるページデータ読み込み命令の後の第１のデータ読み込み命令では、期間Ｅ中のデータのコピーおよびＥＣＣの期間Ｆ１＋Ｆ２＋Ｆ３中のＥＣＣ処理は、省略することができる。

現在のページおよび次のページのＥＣＣステータスビットは、ＥＣＣステータスビットが出力されたページと同期されるようにパイプライン化されることができる。現在のページのＥＣＣステータスビットは、ページバッファの第２の部分のＥＣＣ処理が完了したとき、最終的に判定され（ブロック１３２）、次いで期間Ｆ３中、ステータスレジスタにラッチされるため、次のページのＥＣＣステータスビットは、ステータスレジスタのＥＣＣステータスビットを早まって修正することなく、決定されることができる。パイプラインを実現するのに適する例示的な回路が図５に示されている。ＥＣＣ処理は、信号ＥＣＣ＿ＥＮによって可能にされたとき、ＥＣＣブロック３００で行われる。次のページのＥＣＣステータスビット３０２は、クロック信号ＣＬＯＣＫによってクロックされ、ＥＣＣブロック３００からの次のページのＥＣＣステータスを更新する。次のページのＥＣＣステータスビット３０２が完了され、基本的に現在のページのＥＣＣステータスビットになったとき、信号ＥＣＣ＿ＵＰＤＡＴＥおよびクロック信号ＣＬＯＣＫの制御の下に現在のページのＥＣＣステータスビット３０４にラッチされる。必要ならば、ＥＣＣステータスビット３０４は、ステータスレジスタに保存されることができる。従って、ステータスレジスタの現在のページのＥＣＣステータスビットは、出力されたページと同期され、新しい次のページのＥＣＣステータスビット３０２は、ステータスレジスタのＥＣＣステータスビットを早まって修正することなく、決定することができる。

次いで、ブロック１４０と１４２に示されるように、２つの異なる動作は、同じ期間の間に、実質的に重なって生じ、即ち、キャッシュレジスタ２３０の第２の部分ＣＲ−１からデータバス２１０にデータを出力し、キャッシュレジスタ２３０の第１の部分ＣＲ−０でＥＣＣを行い、ＥＣＣステータスの決定を始める。図４に示されるように、データの出力は、期間Ｈ中に生じ、ＥＣＣ処理は、期間Ｊ１＋Ｊ２中に生じ、期間Ｈと、Ｊ１＋Ｊ２は、タイムライン２８０に示されるように、実質的に重なる。期間Ｊ１＋Ｊ２中に生じるＲＣＣ処理は、次のページのＥＣＣステータスビットの決定を始めるが、例えばパイプライン化などの適切な措置が取られ、現在のページのＥＣＣステータスビットが出力されたページに対して有効な状態のままであるようにする。短い期間Ｉは、データレジスタ２４０の第１の部分ＤＲ−０をキャッシュレジスタ２３０の第１の部分ＣＲ−０にコピーするのに用いられ、期間Ｉに先行するため、期間Ｊ１＋Ｊ２に加えられ、期間Ｈに重なることができる。

次に、連続ページ読み込みは、ページの境界で中断されることができるため（ブロック１５０）、ちょうど出力されたページに対応するＥＣＣステータスビットが読み込まれることができる。連続ページ読み込みを中断する適切な技術は、最後のページのバイトを読み込んだ後、チップセレクト信号（ＣＳ）をハイレベルにすることである。ページ毎のＥＣＣステータスのモードが有効にされ、チップセレクト信号がハイレベルに遷移したとき、内部動作が中断されるため、コントローラは、リードステータスレジスタ命令を用いて、ちょうど出力されたページのＥＣＣステータスを読み出すことができる（ブロック１６０）（図６の３５０を参照）。Ｂｕｓｙビットがクリアにされ（図示せず）、且つ適切な待機期間の後（図６の３６０を参照）、更なるデータ読み込み命令が出され（３７０を参照）、連続ページ読み込みの操作を再開することができる。

連続ページ読み込みの動作の最後のページのＥＣＣステータスビットが読み込まれた後（図６の３８０を参照）、ページ毎のＥＣＣステータスを有する連続ページ読み込みは、任意の必要な方式、例えば、ページの境界で中断された後、ＦＦｈ命令を発することによって（図６の３９０を参照）、またはページのデータ出力中にチップセレクト信号（ＣＳ）をハイレベルにすることによって終了させることができる。

図７は、ページ毎のＥＣＣステータスを有する連続ページ読み込み４００を行う種々の動作を表すフローチャートであり、連続ページ読み込み命令は、データの連続したページを出力するのに有効なだけでなく、各連続したページのＥＣＣステータスビットを出力するのにも有効である。例示的には、通常、図２〜図４に示されて説明された方式で、分割された１ページのデータレジスタと分割された１ページのキャッシュレジスタが統合して、ページバッファを提供する。図８は、動作に関わる各種の信号を表している。ページ毎のＥＣＣステータスのモードは、任意の必要な方式で有効または無効にすることができ、例示的な技術は、ユーザー設定のビットにより設定または再設定されている。

図７を参照すると、ページは、パワーアップ時に自動的に（例示としてＮＡＮＤメモリアレイのページ０）、またはページデータ読み込み命令に応じて、または他の所望の方式（ブロック４１０）のいずれかで、ページバッファ内にローディングされる。次いで、ページは、キャッシュレジスタにコピーされる（ページ２５２は、全部コピーされるか、またはデータレジスタの第１の部分だけがキャッシュレジスタの第１の部分にコピーされることができる）。また、ＥＣＣ処理は、キャッシュレジスタの第１の部分に行われる。

図７を更に参照すると、ＢＵＳＹビット（ＢＳ）のステータスは、ＢＵＳＹビットを含むステータスレジスタのアドレスを含むリードステータスレジスタ（０Ｆｈ／０５ｈ）命令を用いることによってチェックされる（ブロック４２０）ことができる。次いで、ステータスレジスタビットは、ＣＬＫの立ち下がりエッジでＤＯピンにシフトアウトされる。ＢＵＳＹビットがクリアにされて（ブロック４２０−ｎｏ）、データ読み込み命令が受け取られたとき（ブロック４２２−ｙｅｓ）、連続ページ読み込みは、データのＥＣＣ処理を行うことによって進められ、且つ交互にキャッシュレジスタの２つの部分ＣＲ−０とＣＲ−１からデータを出力し、更にデータレジスタからキャッシュレジスタへのデータのコピーを対応付けられ、後に続くページをＮＡＮＤ型フラッシュメモリアレイからデータレジスタ２４０にローディングする。ブロック４３０、４３２と、４３４によって示されるように、データ読み込み命令は、同じ期間の間に、実質的に重なって生じる３つの異なる動作、即ち、キャッシュレジスタの第１の部分ＣＲ−０からデータバスにデータを出力する、キャッシュレジスタの第２の部分ＣＲ−１でＥＣＣを行う、且つＮＡＮＤ型フラッシュメモリアレイの連続したページをデータレジスタにローディングする動作を進める。現在のページおよび次のページのＥＣＣステータスビットは、通常、図３〜図５を参照して説明した方式で、ＥＣＣステータスビットが出力されたページと同期されるようにパイプライン化されることができる。次いで、ブロック４４０と４４２に示されるように、２つの異なる動作は、同じ期間の間に、実質的に重なって生じ、即ち、キャッシュレジスタの第２の部分ＣＲ−１からデータバスにデータを出力した後、ＥＣＣステータスビットを出力し、キャッシュレジスタの第１の部分ＣＲ−０でＥＣＣを行う。

連続ページ読み込み動作の最後のページおよびそのページのＥＣＣステータスビットが読み込まれた後、ページ毎のＥＣＣステータスを有する連続ページ読み込みは、任意の必要な方式、例えば、図８に示されるように、ページのデータ出力中にチップセレクト信号（ＣＳ）をハイレベルにすることによって終了させることができる。

図９は、ページ毎のＥＣＣステータスを有する連続ページ読み込み５００を行う種々の動作を表すフローチャートであり、連続ページ読み込み命令は、データの連続したページを出力するのに有効なだけでなく、各連続したページの各パーティションのＥＣＣステータスビットを出力するのにも有効である。また、ＥＣＣステータスは、出力したページの前に提供されることができる。この方式では、ユーザーは、データを読み込む前にデータが用いられるか否かを知ることができ、ビット不良がどこに位置されているかを高精度で知ることができる。例示的には、通常、図２〜図４を参照して説明した方式で、分割された１ページのデータレジスタと分割された１ページのキャッシュレジスタが統合して、ページバッファを提供する。図１０は、動作に関わる各種の信号を表している。パーティション毎のＥＣＣステータスのモードは、任意の必要な方式で有効または無効にすることができ、例示的な技術は、ユーザー設定のビットにより設定または再設定されている。

図９を参照すると、ページは、パワーアップ時に自動的に（例示としてＮＡＮＤメモリアレイのページ０）、またはページデータ読み込み命令に応じて、または他の所望の方式（ブロック５１０）のいずれかで、ページバッファ内にローディングされる。次いで、ページは、キャッシュレジスタにコピーされる（ページ２５２は、全部コピーされるか、またはデータレジスタの第１の部分だけがキャッシュレジスタの第１の部分にコピーされることができる）。また、ＥＣＣ処理は、キャッシュレジスタの第１の部分に行われる。

図９を更に参照すると、ＢＵＳＹビット（ＢＳ）のステータスは、ＢＵＳＹビットを含むステータスレジスタのアドレスを含むリードステータスレジスタ（０Ｆｈ／０５ｈ）命令を用いることによってチェックされる（ブロック５２０）ことができる。次いで、ステータスレジスタビットは、ＣＬＫの立ち下がりエッジでシフトアウトされる。ＥＣＣステータス（ＥＳ）ビットは、この時無視される可能性もあるが、この方式でアクセスされることもできる。待機期間３３０（図６）の後、ＢＵＳＹビットがクリアにされ（ブロック５２０−ｎｏ）、データ読み込み命令が受け取られたとき（ブロック５２２−ｙｅｓ）、連続ページ読み込みは、データのＥＣＣ処理を行うことによって行われ、且つ交互にキャッシュレジスタの２つの部分ＣＲ−０とＣＲ−１からデータを出力し、更にデータレジスタからキャッシュレジスタへのデータのコピーを対応付けられ、後に続くページをＮＡＮＤ型フラッシュメモリアレイからデータレジスタ２４０にローディングする。ブロック５３０、５３２と、５３４によって示されるように、データ読み込み命令は、同じ期間の間に、実質的に重なって生じる３つの異なる動作、即ち、キャッシュレジスタの第１の部分ＣＲ−０からデータバスにＥＣＣステータスビットを出力し、次いでデータを出力する（ブロック５３０）、キャッシュレジスタの第２の部分ＣＲ−１でＥＣＣを行い、その結果をＥＣＣステータスビットにラッチする（ブロック５３２）、且つＮＡＮＤ型フラッシュメモリアレイの連続したページをデータレジスタにローディングする（ブロック５３４）動作を進める。現在のパーティションおよび次のパーティションのＥＣＣステータスビットは、通常、図３〜図５を参照して説明した方式で、ＥＣＣステータスビットが出力されたパーティションと同期されるようにパイプライン化されることができ、ＥＣＣステータスは、各ラッチ後、リセットされることができる。次いで、ブロック５４０と５４２に示されるように、２つの異なる動作は、同じ期間の間に、実質的に重なって生じ、即ち、キャッシュレジスタの第２の部分ＣＲ−１からデータバスに第１のＥＣＣステータスビットを出力し、次いでデータを出力し、キャッシュレジスタの第１の部分ＣＲ−０でＥＣＣを行い、その結果をＥＣＣステータスビットにラッチする（ブロック５４２）。

連続ページ読み込みの動作の最後のページおよびそのページのＥＣＣステータスビットが読み込まれた後、パーティション毎のＥＣＣステータスを有する連続ページ読み込みは、任意の必要な方式、例えば、ページのデータ出力中にチップセレクト信号（ＣＳ）をハイレベルにすることによって終了させることができる（図示せず）。

いくつかの例において、ユーザーは、各ページのスペア領域でデータへのアクセスを望む可能性がある。図９の方法は、キャッシュレジスタからの第１の部分のデータとともにスペア領域の部分、およびキャッシュレジスタからの第２の部分のデータとともにスペア領域の部分を出力することによって、僅かに修正され、この結果を得ることができる。対応する信号は、図１１に示され、ＳＰはスペア領域を示し、ＥＳは、ＥＣＣステータスビットを示す。また、全てのスペア領域は、キャッシュレジスタからの第１の部分のデータ、または第２の部分のデータのいずれかの部分として提供される。

シリアルＮＡＮＤ型フラッシュメモリアーキテクチャ

図１２は、シリアルＮＡＮＤ型フラッシュメモリ６００を示す機能ブロック概略図であり、ページ境界を跨ぐ連続読み込みと、待機間隔のない論理的に連続的なメモリ位置からの連続読み込みとを提供することができ、且つページ毎のＥＣＣステータス情報を提供することもできる。シリアルＮＡＮＤ型フラッシュメモリ６００は、ＮＡＮＤ型フラッシュアレイ６４０と関連するページバッファ６３８とを含む。ＮＡＮＤ型フラッシュアレイ６４０は、ワード線（行（ｒｏｗ））およびビット線（列（ｃｏｌｕｍｎ））を含み、ユーザーアドレス指定可能領域６４２、冗長領域６４４、およびルックアップテーブル（ＬＵＴ）情報ブロック６４６で構成される。任意の必要なフラッシュメモリセル技術がＮＡＮＤ型フラッシュメモリアレイ６４０のフラッシュメモリセルに用いられることができる。シリアルＮＡＮＤ型フラッシュメモリ６００は、メモリのプログラム、消去および読み込みをサポートするためのその他の異なる回路、例えば、行デコーダ６３４、列デコーダ６３６、入出力（Ｉ／Ｏ）制御６２２、ステータスレジスタ６２３、連続ページ読み込み（ＣＰＲ）アドレスレジスタ６２４、コマンドレジスタ６２５、アドレスレジスタ６２６、ルックアップテーブルレジスタ６２７と、制御論理６３０、ＣＰＲ不良ブロック論理６３１、ＣＰＲ不良ブロックレジスタ６３２、および高電圧発生装置６３３を含んでもよい。行デコーダ６３４は、ユーザー制御と、（いくつかの実施形態での内部制御により）ユーザーアドレス指定可能領域６４２の行を選択することができ、且つ内部制御により冗長ブロック領域６４４およびルックアップテーブル情報ブロック６４６の行を選択することができる。電源線ＶＣＣとＧＮＤを介して、電源（電力）がシリアルＮＡＮＤ型フラッシュメモリ６００の回路全体に提供される（図示せず）。ＮＡＮＤ型フラッシュメモリ６００は、任意の必要な形式で実装されることができ、且つ従来のＮＡＮＤ型フラッシュメモリインターフェースを含む、任意の種類のインターフェースを有することができる。図１２の制御論理６３０は、例示的に、マルチ入力出力ＳＰＩインターフェースを含む、ＳＰＩ／ＱＰＩプロトコルにより実現される。ＱＰＩ／ＳＰＩインターフェースおよびメモリの各種の回路のその他の詳細は、２００９年７月７日付で発行された、「ＳｅｒｉａｌＦｌａｓｈＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙ」と題された、Ｊｉｇｏｕｒ等による米国特許番号第７，５５８，９００号、および２０１３年１１月２６日付で中華民国台湾新竹市のウィンボンドエレクトロニクス（華邦電子）株式会社により公開されたＷ２５Ｎ０１ＧＶＳｐｉＦｌａｓｈ３Ｖ１Ｇ−ＢｉｔＳｅｒｉａｌＳＬＣＮＡＮＤＦｌａｓｈＭｅｍｏｒｙｗｉｔｈＤｕａｌ／ＱｕａｄＳＰＩ＆ＣｏｎｔｉｎｕｏｕｓＲｅａｄの予備改訂Ｂを参照することができ、これらの全ては引用によって本願に援用される。

モード切替えが必要な場合、バッファモードフラグＢＵＦ６４７を提供することができる。バッファモードフラグ６４７は、必要な場合、ステータスレジスタ６２３のビットとして提供することができる。パワーアップ検出器６３５は、制御論理６３０に提供され、特定のモードの設定を開始し、パワーアップ（電源技入）時にデフォルトのページのローディングをする。

ＢＵＳＹ６５２は、ステータスレジスタの読み込み専用のビットであり、デバイスがパワーアップしているとき、または各種の命令を実行しているとき、ＢＵＳＹ６５２は、１のステータスに設定され、ページデータ読み込み命令および連続読み込み命令を含む。

ページバッファ６３８は、例示的に、１ページデータレジスタ（図示せず）と、１ページキャッシュレジスタ（図示せず）と、データレジスタからキャッシュレジスタにデータをコピーする１ページのゲートとを含む。任意の適切なラッチまたはメモリの技術がデータレジスタおよびキャッシュレジスタに用いられ、任意の適切なゲートの技術がデータレジスタからキャッシュレジスタにデータをコピーするのに用いられる。データレジスタおよびキャッシュレジスタに必要な数量を制限しないが、例えば、伝送ゲートの回線接続およびデータ伝送の制御動作に基づいて必要な数を決定することができる。例を挙げて説明すると、データレジスタおよびキャッシュレジスタは、２つのそれぞれの部分によって構成され、且つ対応する制御線により制御された伝送ゲートのグループを利用して交互に動作させることができる。ページバッファ６３８は、同じ制御信号をそれぞれの伝送ゲート制御線に印加する従来の方法でデータレジスタおよびキャッシュレジスタを動作させるか、または、適切に時間調整された制御信号を伝送ゲート制御線に印加する交互の動作方式でデータレジスタおよびキャッシュレジスタを動作させることができる。ここでは、例示的に、２つの部分により１つのページを実現し、且つ１つのページを２Ｋバイトとする。伝送ゲートの半ページ（１Ｋ）が１本の制御線で制御され、別の伝送ゲートの半ページ（１Ｋ）が別の１本の制御線で制御されるため、データレジスタおよびキャッシュレジスタは、２つの半ページの部分に整理される。上述した２つの部分は交互に動作されるため、２つの部分により実現されたページバッファ６３８は、“ピンポン”バッファ（ｐｉｎｇｐｏｎｇｂｕｆｆｅｒ）とみなすことができる。ＥＣＣ回路（図示せず）は、ＥＣＣ−Ｅフラグ６４８のステータスに応じて、キャッシュレジスタの内容上でＥＣＣ計算を行うために提供されることができる。ＥＣＣステータスビットＥＣＣ−０６５０およびＥＣＣ−１６５１は、関連するページのデータのエラー状態を示すように提供され、読み込み動作を終了後、データ保全性を検証するようにチェックされることができる。ＥＣＣ−Ｅ６４８、ＥＣＣ−０６５０、およびＥＣＣ−１６５１ビットは、必要な場合、ステータスレジスタ６２３の部分として提供されることができる。

必要な場合、異なる大きさのページバッファが用いられることができ、および／または、ページバッファを２つの部分以上に分割、または不均等な部分に分割されることができる。１つのセットの制御信号が分割されていないページバッファに必要とされるのでなく、２つのセットの制御信号がページバッファの２つの部分に必要とされることができる。また、論理的および物理的ＮＡＮＤ型フラッシュアレイの違いは、ここでの教示に影響しない。例えば、物理的アレイは、１つのワード線上に２つのページ（偶数の２ＫＢページおよび奇数の２ＫＢページ）を有するため、ワード線は４ＫＢのＮＡＮＤビットセルであることができる。説明を明確にするため、ここでの説明と図は、論理的ＮＡＮＤフラッシュアレイに基づいている。論理上、誤り訂正回路２２０は、誤り訂正回路部ＥＣＣ‐０およびＥＣＣ‐１を有するものとみなすことができる。誤り訂正回路部ＥＣＣ‐０は、キャッシュレジスタ部ＣＲ‐０の内容の誤り訂正を提供し、誤り訂正回路部ＥＣＣ‐１は、キャッシュレジスタ部ＣＲ‐１の内容の誤り訂正を提供する。例えば、ハミングＥＣＣアルゴリズム、ＢＣＨＥＣＣアルゴリズム、リードソロモンＥＣＣアルゴリズムなどを含む各種のＥＣＣアルゴリズムが使用に適している。説明を簡潔にするため、２つの論理的ＥＣＣ部分ＥＣＣ‐０およびＥＣＣ‐１は、それぞれキャッシュレジスタ部ＣＲ‐０およびＣＲ‐１と連結するよう示してあるが、２つの物理的ＥＣＣブロックまたは単一の物理的ＥＣＣブロックを用いてＣＲ‐０およびＣＲ‐１と同時に連結してもよい。ページバッファ６３８、ＥＣＣ回路、およびページバッファ６３８とＥＣＣ回路の操作に関するその他の詳細に関しては、前述の２０１４年３月４日、Ｇｕｐｔａ、その他の人により出願された米国特許出願８,６６７,３６８号「ＭｅｔｈｏｄａｎｄＡｐｐａｒａｔｕｓｆｏｒＲｅａｄｉｎｇＮＡＮＤＦｌａｓｈＭｅｍｏｒｙ」を参照することができ、これらの全ては引用によって本願に援用される。ここに述べられる連続ページ読み込みは、前述の特許出願の「修正された連続ページ読み込み」と呼ばれる。上述したデータレジスタとキャッシュレジスタを複数の部分に整理し、且つ各部分においてＥＣＣを行う方法は例示的な実施形態であるため、その他の技術も必要に応じて使用可能である。

ＮＡＮＤ型フラッシュメモリデバイス６００は、連続ページ読み込み操作および単一平面ＮＡＮＤ構造のオンチップＥＣＣを含む各種の読み込み動作を行うために構成されおよび動作するが、この構造は単なる例であるため、構造形式を変えてもよい。ここでは２ＫＢのページサイズを実例として使用しているが、ページ及びブロックのサイズは単なる例であるため、必要であれば異なってもよい。さらに、実際のページサイズは、設計要因（パラメータ）によって変化するため、文字上で提示した具体的なサイズに限定されない。例えば、上記の用語は、２０４８バイトのメイン領域に加えて別の６４バイトのスペア領域を含んでもよい。このスペア領域は、ＥＣＣ及びメタデータなどのその他の情報を保存するために用いられる。同様に、用語１ＫＢは、１０２４バイトのメイン領域と３２バイトのスペア領域を指す。明確にするため、ここでは単一平面構造に基づいて説明しているが、同様に多平面構造に適用してもよい。平面は、並行にＩ／Ｏ要求を取り扱う最小単位である。複数の物理平面を使用したとき、１つ、または１つ以上のワード線を共用して、メモリシステムが同時に複数のＩ／Ｏ要求を取り扱えるようにすることができる。それぞれの平面は、１ページのデータを提供し、且つ１ページサイズの対応データレジスタ及び１ページサイズの対応キャッシュレジスタを含む。ここで説明した技術を各平面に単独で応用して、各データレジスタ及びキャッシュレジスタを複数の部分で構成してもよく、又は、複数の平面に応用して、各データレジスタ及びキャッシュレジスタ自体を複数ページのデータレジスタ及びキャッシュレジスタの１つの部分としてもよい。

図１２は、また、ＳＰＩインターフェースに用いる制御信号ＣＳ／、ＣＬＫ、ＤＩ、ＤＯ、ＷＰ／、ＨＯＬＤ／を示したものである。標準ＳＰＩフラッシュインターフェースは、制御信号ＣＳ／（チップ選択‐相補）、ＣＬＫ（クロック）、ＤＩ（シリアルデータ‐入力）とＤＯ（シリアルデータ‐出力）信号、およびオプションの信号ＷＰ／（ライトプロテクト‐相補）とＨＯＬＤ／（保持‐相補）を提供する。標準ＳＰＩインターフェースにおける１ビットシリアルデータバスは、簡単なインターフェースを提供するが、比較的高い読み込みスループットの実現に限られる。したがって、読み込みスループットを増加させるため、多ビットＳＰＩインターフェースがデュアルスループット（２ビットインターフェース）および／またはクワッドスループット（４ビットインターフェース）をさらにサポートする。図１２は、また、４つのピンの機能を選択的に再定義することによって、デュアルスループットＳＰＩおよびクワッドスループットＳＰＩの動作に用いる別のデータバス信号、即ち、Ｉ／Ｏ（０）、Ｉ／Ｏ（１）、Ｉ／Ｏ（２）およびＩ／Ｏ（３）を示したものである。クワッドスループットＳＰＩ読み込み動作において、Ｉ／Ｏ（０）により１ビット標準ＳＰＩインターフェースを用いて適切な読み込みコマンドを発することができるが、アドレスおよびデータ出力に用いる後続のインターフェースは、クワッドスループット（即ち、４ビットデータバス）に基づくものである。標準ＳＰＩ読み込み操作における１ビットのデータの出力と比較して、クワッドスループットＳＰＩ読み込み操作は、１つのクロックサイクルで４ビットのデータを出力するため、クワッドスループットＳＰＩ読み込み操作は、４倍の読み込みスループットを提供することができる。ここでは、クワッドスループットＳＰＩ読み込み動作を使用して説明しているが、標準ＳＰＩ、デュアルスループットＳＰＩ、クワッドペリフェラルインターフェース（ＱｕａｄＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ, ＱＰＩ）、およびダブル転送速度（ＤｏｕｂｌｅＴｒａｎｓｆｅｒＲａｔｅ, ＤＴＲ）読み込みモードを含む（ただし、これらに限定されない）他の操作モードにも同様に適用することができる。ＱＰＩプロトコルでは、完全なインターフェース（オペコード、アドレス、およびデータ出力）は、４ビットに基づいて完了する。ＤＴＲプロトコルでは、下降および上昇ＣＬＫエッジに出力データが提供され、下降ＣＬＫエッジにしか出力データが提供されないシングル転送速度（ＳｉｎｇｌｅＴｒａｎｓｆｅｒＲａｔｅ；ＳＴＲ）読み込みモードとは異なる。

ここに記載されるような応用例および利点を含む本発明の詳細な説明は、例示的なものであり、請求項に記載した本発明の範囲を限定するものではない。ここで述べられる実施形態の変更や修正は可能であり、当業者は本実施形態の各種の素子に実際に代替する、または素子と等しいことがわかるであろう。例えば、ここで述べられる多くの実施例は、シリアルＮＡＮＤメモリ用であるが、パワーアップシーケンス、モード選択、およびページ境界を跨ぐ連続データ出力と、待機間隔のない論理的に連続的なメモリ位置からの連続データ出力などのここで述べられる特定の技術は、並列ＮＡＮＤ型メモリに用いられてもよい。また、ここでの特定の数値は、例示的なものであり、必要に応じて変えられることができ、「第１」および「第２」などの用語は、識別のための用語であり、順序または全体の特定の部分を意味するものとは解されない。ここで述べられる実施形態の変更や修正は、本実施形態の各種の素子の代替および等価を含み、以下の特許請求の範囲に示される、本発明の範囲及び趣旨から逸脱することなく、行われることができる。

２１０データバス
２２０ＥＣＣ回路
２３０キャッシュレジスタ
２４０データレジスタ
２５０ＮＡＮＤ型フラッシュメモリアレイ２５０
２５２第１のページ
２５４第２のページ
２６０第１のタイムライン
２７０第２のタイムライン
２８０第３のタイムライン
３００ＥＣＣブロック
３０２次のページのＥＣＣステータスビット
３０４現在のページのＥＣＣステータスビット
３１０ページデータ読み込み命令
３３０、３６０待機期間（待機フェーズ）
３４０、３７０データ読み込み命令
３２０、３５０、３８０リードステータスレジスタ命令
３９０ＦＦｈ命令
６００シリアルＮＡＮＤ型フラッシュメモリ
６２２入出力（Ｉ／Ｏ）制御
６２３ステータスレジスタ
６２４連続ページ読み込み（ＣＰＲ）アドレスレジスタ
６２５コマンドレジスタ
６２６アドレスレジスタ
６２７ルックアップテーブルレジスタ
６３０制御論理
６３１ＣＰＲ不良ブロック論理
６３２ＣＰＲ不良ブロックレジスタ
６３３高電圧発生装置
６３４行デコーダ
６３５パワーアップ検出器
６３６列デコーダ
６４８ページバッファ
６４０ＮＡＮＤ型フラッシュアレイ
６４２ユーザーアドレス指定可能領域
６４４冗長ブロック領域
６４６ルックアップテーブル情報ブロック
６４７バッファモードフラグＢＵＦ
６４８ＥＣＣ−Ｅフラグ
６５０ＥＣＣステータスビットＥＣＣ−０
６５１ＥＣＣ−１
６５２ＢＵＳＹ
ＤＲ−０第１のデータ部分
ＤＲ−１第２のデータ部分
ＣＲ−０第１のキャッシュ部分
ＣＲ−１第２のキャッシュ部分
Ａ第１の期間
Ｂ第２の期間
Ｃ１＋Ｃ２第３の期間
Ｄ第４の期間
Ｅ第５の期間
Ｆ１＋Ｆ２＋Ｆ３第６の期間
Ｇ第７の期間
Ｈ第８の期間
Ｉ第９の期間
Ｊ１＋Ｊ２第１０の期間
ＢＳＢＵＳＹビット
ＣＬＫクロック信号
ＣＳ／制御信号（チップ選択‐相補）
ＤＩシリアルデータ‐入力信号
ＤＯシリアルデータ‐出力信号
ＥＳＥＣＣステータス
Ｉ／Ｏ入力／出力
ＬＵＴルックアップテーブル
ＳＰスペア領域
ＷＰ／ライトプロテクト‐相補
ＨＯＬＤ／保持‐相補
ＥＣＣ＿ＥＮ信号
ＥＣＣ＿ＵＰＤＡＴＥ信号
ＶＣＣ電源線
ＧＮＤ電源線

Claims

ＮＡＮＤメモリアレイ、および前記ＮＡＮＤメモリアレイに接続され、少なくとも第１の部分および第２の部分に分割されたページバッファを含むデジタルメモリデバイスからデータを順次に読み込む方法であって、
当該読み込み方法は、前記ＮＡＮＤメモリアレイから１ページのデータをアクセスするステップ、
前記ページのデータから前記ページバッファの前記第１の部分に第１の誤り訂正符号（ＥＣＣ）処理データを確立するステップ、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスを決定するステップ、
前記ページバッファの前記第１の部分から前記第１のＥＣＣ処理データを出力するステップ、
前記第１のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ページのデータから前記ページバッファの前記第２の部分に第２のＥＣＣ処理データを確立するステップ、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスから、且つ前記第２のＥＣＣ処理データを確立するステップ中に、前記第１のＥＣＣ処理データと前記第２のＥＣＣ処理データを含むページのデータの第２のＥＣＣステータスを決定するステップ、
前記第２のＥＣＣステータスをステータスレジスタに保存するステップ、
前記第１のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、
前記ページバッファの前記第２の部分から前記第２のＥＣＣ処理データを出力するステップ、
前記第２のＥＣＣ処理データを出力するステップと関連する重複時間に、前記第１の順次ページのデータから前記ページバッファの前記第１の部分に第３のＥＣＣ処理データを確立するステップ、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスを決定するステップ、
前記ページバッファの前記第１の部分から前記第３のＥＣＣ処理データを出力するステップ、
前記第３のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記第１の順次ページのデータから前記ページバッファの前記第２の部分に第４のＥＣＣ処理データを確立するステップ、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスから、且つ前記第４のＥＣＣ処理データを確立するステップ中に、前記第３のＥＣＣ処理データと前記第４のＥＣＣ処理データを含むページのデータの第４のＥＣＣステータスを決定するステップ、
前記第４のＥＣＣステータスを前記ステータスレジスタに保存するステップ、および
前記第３のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ＮＡＮＤメモリアレイから第２の順次ページのデータをアクセスするステップを含む方法。
前記ページバッファは、少なくとも第１の部分と第２の部分に分割されたキャッシュレジスタと、前記キャッシュレジスタの前記第１と第２の部分に対応した、少なくとも第１の部分と第２の部分に分割されたデータレジスタを含み、
前記第２のＥＣＣ処理データを確立するステップは、前記キャッシュレジスタの前記第２の部分でデータのＥＣＣ処理を行い、その中に前記第２のＥＣＣ処理データを確立するステップを含み、
前記第１の順次ページをアクセスするステップは、前記第１の順次ページを前記データレジスタにローディングするステップを含み、
前記第２のＥＣＣ処理データを出力するステップは、前記キャッシュレジスタの前記第２の部分から前記第２のＥＣＣ処理データを出力するステップを含み、
前記第３のＥＣＣ処理データを確立するステップは、前記キャッシュレジスタの前記第１の部分でデータのＥＣＣ処理を行い、その中に前記第３のＥＣＣ処理データを確立するステップを含み、
前記第２の順次ページをアクセスするステップは、前記第２の順次ページを前記データレジスタにローディングするステップを含む請求項１に記載の方法。
前記デジタルメモリデバイスは、チップセレクト信号を受信する入力を含み、
前記第２のＥＣＣステータスを保存するステップ、前記第２のＥＣＣ処理データを出力するステップ、および前記第３のＥＣＣ処理データを確立するステップを完了した後、前記チップセレクト信号の遷移に応じて、前記第３のＥＣＣ処理データを出力するステップを延期するステップ、
リードステータスレジスタ命令を受けるステップ、
前記リードステータスレジスタを受けるステップに応じて前記ステータスレジスタを出力するステップ、
前記ステータスレジスタを出力するステップを完了した後、バッファ読み込み命令を受けるステップ、および
前記バッファ読み込み命令を受けるステップに応じて前記ＥＣＣ処理データを出力するステップを進めるステップを更に含む請求項１に記載の方法。
デジタルメモリデバイスは、
ＮＡＮＤフラッシュメモリアレイ、
前記ＮＡＮＤフラッシュメモリアレイに接続された行デコーダ、
前記ＮＡＮＤフラッシュメモリアレイに接続され、少なくとも第１の部分と第２の部分を含むデータレジスタ、
前記データレジスタに接続され、前記データレジスタの第１の部分と第２の部分に対応した、少なくとも第１の部分と第２の部分を含むキャッシュレジスタ、
前記キャッシュレジスタに接続された誤り訂正符号（ＥＣＣ）、前記キャッシュレジスタに接続された列デコーダ、および
前記行デコーダ、前記列デコーダ、前記データレジスタ、前記キャッシュレジスタ、および前記ＥＣＣ回路に接続された制御回路を含み、
前記制御回路は、
１ページのデータを前記ＮＡＮＤメモリアレイから前記データレジスタにローディングする機能、
前記１ページのデータの第１の部分を前記データレジスタの前記第１の部分から前記キャッシュレジスタの前記第１の部分にコピーする機能、
前記ページのデータの前記第１の部分から前記キャッシュレジスタの前記第１の部分に第１のＥＣＣ処理データを確立する機能、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスを判定する機能、
前記キャッシュレジスタの前記第１の部分から前記第１のＥＣＣ処理データを出力する機能、
前記１ページのデータの第２の部分を前記データレジスタの前記第２の部分から前記キャッシュレジスタの前記第１の部分にコピーする機能、
前記ページのデータの前記第１の部分から前記キャッシュレジスタの前記第１の部分に第１のＥＣＣ処理データを確立する機能、
前記第１のＥＣＣ処理データを出力する機能と関連する重複する時間に、前記ページのデータの前記第２の部分から前記キャッシュレジスタの前記第２の部分に第２のＥＣＣ処理データを確立する機能、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスから、且つ前記第２のＥＣＣ処理データの一部を確立する機能のときに、前記第１のＥＣＣ処理データと前記第２のＥＣＣ処理データを含むページのデータの第２のＥＣＣステータスを判定する機能、
前記第２のＥＣＣステータスを前記ステータスレジスタに保存する機能、
前記第１のＥＣＣ処理データを出力する機能と関連する重複する時間に、前記ＮＡＮＤメモリアレイから第１の順次ページのデータを前記データレジスタ内にローディングする機能、
前記キャッシュレジスタの前記第２の部分から前記第２のＥＣＣ処理データを出力する機能、
前記第１の順次ページのデータを前記データレジスタの前記第１の部分から前記キャッシュレジスタの前記第１の部分にコピーする機能、
前記第２のＥＣＣ処理データを出力する機能と関連する重複する時間に、前記第１の順次ページのデータの前記第１の部分から前記キャッシュレジスタの前記第１の部分に第３のＥＣＣ処理データを確立する機能、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスを判定する機能、
前記キャッシュレジスタの前記第１の部分から前記第３のＥＣＣ処理データを出力する機能、
前記第２の順次ページのデータを前記データレジスタの前記第２の部分から前記キャッシュレジスタの前記第２の部分にコピーする機能、
前記第３のＥＣＣ処理データを出力する機能と関連する重複する時間に、前記第１の順次ページのデータの前記第２の部分から前記キャッシュレジスタの前記第２の部分に第４のＥＣＣ処理データを確立する機能、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスから、且つ前記第４のＥＣＣ処理データの一部を確立する機能のときに、前記第３のＥＣＣ処理データと前記第４のＥＣＣ処理データを含むページのデータの第４のＥＣＣステータスを判定する機能、および
前記第４のＥＣＣステータスを前記ステータスレジスタに保存する機能、
前記第３のＥＣＣ処理データを出力する機能と関連する重複する時間に、前記ＮＡＮＤメモリアレイから第２の順次ページのデータを前記データレジスタにローディングする機能を行う論理素子およびレジスタ素子を含む、デジタルメモリデバイス。
ＮＡＮＤメモリアレイ、および前記ＮＡＮＤメモリアレイに接続され、少なくとも第１の部分および第２の部分に分割されたページバッファを含むデジタルメモリデバイスからデータを順次に読み込む方法であって、
当該読み込み方法は、前記ＮＡＮＤメモリアレイから１ページのデータをアクセスするステップ、
前記ページのデータから前記ページバッファの前記第１の部分に第１の誤り訂正符号（ＥＣＣ）処理データを確立するステップ、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスを判定するステップ、
前記ページバッファの前記第１の部分から前記第１のＥＣＣ処理データを出力するステップ、
前記第１のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ページのデータから前記ページバッファの前記第２の部分に第２のＥＣＣ処理データを確立するステップ、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスから、且つ前記第２のＥＣＣ処理データを確立するステップ中に、前記第１のＥＣＣ処理データと前記第２のＥＣＣ処理データを含むページのデータの第２のＥＣＣステータスを判定するステップ、
前記第２のＥＣＣステータスを保存するステップ、
前記第１のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、
前記ページバッファの前記第２の部分から前記第２のＥＣＣ処理データと、前記第２のＥＣＣステータスの保存ステップから前記第２のＥＣＣステータスを出力するステップ、
前記第２のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記第１の順次ページのデータから前記ページバッファの前記第１の部分に第３のＥＣＣ処理データを確立するステップ、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスを判定するステップ、
前記ページバッファの前記第１の部分から前記第３のＥＣＣ処理データを出力するステップ、
前記第３のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記第１の順次ページのデータから前記ページバッファの前記第２の部分に第４のＥＣＣ処理データを確立するステップ、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスから、且つ前記第４のＥＣＣ処理データを確立するステップ中に、前記第３のＥＣＣ処理データと前記第４のＥＣＣ処理データを含むページのデータの第４のＥＣＣステータスを判定するステップ、
前記第２のＥＣＣステータスをステータスレジスタに保存するステップ、
前記第３のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ＮＡＮＤメモリアレイから第２の順次ページのデータをアクセスするステップ、および
前記ページバッファの前記第２の部分から前記第４のＥＣＣ処理データと、前記第４のＥＣＣステータスの保存ステップから前記第４のＥＣＣステータスを出力するステップを含む方法。
ＮＡＮＤメモリアレイ、および前記ＮＡＮＤメモリアレイに接続され、少なくとも第１の部分および第２の部分に分割されたページバッファを含むデジタルメモリデバイスからデータを順次に読み込む方法であって、
当該読み込む方法は、前記ＮＡＮＤメモリアレイから１ページのデータをアクセスするステップ、
前記ページのデータから前記ページバッファの前記第１の部分に第１の誤り訂正符号（ＥＣＣ）処理データを確立するステップ、
前記第１のＥＣＣ処理データの第１のＥＣＣステータスを判定するステップ、
前記第１のＥＣＣステータスを出力するステップ、
前記第１のＥＣＣステータスを出力するステップの後、前記ページバッファの前記第１の部分から前記第１のＥＣＣ処理データを出力するステップ、
前記第１のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、
前記第１のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ページのデータから前記ページバッファの前記第２の部分に第２のＥＣＣ処理データを確立するステップ、
前記第２のＥＣＣ処理データの第２のＥＣＣステータスを判定するステップ、
前記第２のＥＣＣステータスを出力するステップ、
前記第２のＥＣＣステータスを出力するステップの後、前記ページバッファの前記第２の部分から前記第２のＥＣＣ処理データを出力するステップ、
前記第２のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記第１の順次ページのデータから前記ページバッファの前記第１の部分に第３のＥＣＣ処理データを確立するステップ、
前記第３のＥＣＣ処理データの第３のＥＣＣステータスを判定するステップ、
前記第３のＥＣＣステータスを出力するステップ、
前記第３のＥＣＣステータスを出力するステップの後、前記ページバッファの前記第１の部分から前記第３のＥＣＣ処理データを出力するステップ、
前記第３のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記ＮＡＮＤメモリアレイから第１の順次ページのデータをアクセスするステップ、および
前記第３のＥＣＣ処理データを出力するステップと関連する重複する時間に、前記第１の順次ページのデータから前記ページバッファの前記第２の部分に第４のＥＣＣ処理データを確立するステップを含む、方法。
前記第１のＥＣＣステータスを出力するステップとともに前記第１のＥＣＣ処理データに応じてスペア領域を出力するステップ、
前記第２のＥＣＣステータスを出力するステップとともに前記第２のＥＣＣ処理データに応じてスペア領域を出力するステップ、および
前記第３のＥＣＣステータスを出力するステップとともに前記第３のＥＣＣ処理データに応じてスペア領域を出力するステップを更に含む請求項６に記載の方法。