TWI533325B - 記憶體讀取方法以及數位記憶體裝置 - Google Patents

Description

記憶體讀取方法以及數位記憶體裝置

本發明係有關於數位記憶體裝置及其操作方法，特別係有關於具有整合錯誤更正碼處理之非及閘快閃式記憶體及其操作方法。

非及閘快閃式記憶體在資料儲存中相當受到歡迎，因為使用單層式(single level cell,SLC)非及閘快閃式記憶體之記憶體單元尺寸本質上較小，使得512Mb以上之單層式非及閘快閃式記憶體在成本對密度上相當具有優勢。

非及閘快閃式記憶體也在資料儲存以外的各種應用中變得相當受歡迎，包括代碼映射(code shadowing)。儘管通常使用的單層式反及閘快閃式記憶體係具有架構、效能、數據完整性以及損壞區域限制，使其難以支援適合串列反或閘快閃式記憶體之高速代碼映射之應用，各種技術已被開發出來使得反及閘快閃式記憶體能夠適合這些應用。

錯誤更正碼(Error Correction Code,EEC)演算法已經被發展為管理資料完整性之問題。在一方法中，內部的錯誤更正碼計算係於頁面寫入時被執行完成的，產生的錯誤更正碼資訊被儲存於每一頁面之被稱為備用區域之額外的64字元組(byte)區域中。當資料讀取操作時，錯誤更正碼引擎根據先前 儲存之錯誤更正碼資訊而驗證資料，並且在有限的範圍內進行指定的校正。驗證以及更正狀態係由第一錯誤更正碼狀態位元ECC-0以及第二錯誤更正碼狀態位元ECC-1，根據以下的方式所表明。第二錯誤更正碼狀態位元ECC-1、第一錯誤更正碼狀態位元ECC-0之狀態為(0：0)時，代表整個資料輸出係為成功而不需要任何錯誤更正碼來更正。第二錯誤更正碼狀態位元ECC-1、第一錯誤更正碼狀態位元ECC-0之狀態為(0：1)時，代表整個資料輸出係為成功，需要1~4位元/頁面之錯誤更正碼來更正單一頁面或是多個頁面。第二錯誤更正碼狀態位元ECC-1、第一錯誤更正碼狀態位元ECC-0之狀態為(1：0)時，代表整個資料輸出僅在單一頁面上包括4位元以上的錯誤，且無法由錯誤更正碼修復，該資料不適合使用。在連續讀取模式中，可使用一額外的指令來讀出包括該錯誤之頁面的頁面位址(Page Address,PA)。第二錯誤更正碼狀態位元ECC-1、第一錯誤更正碼狀態位元ECC-0之狀態為(1：1)時，代表整個資料輸出在多個頁面中的每個頁面包括4位元以上的錯誤。在連續讀取模式中，額外的指令提供具有錯誤之最後一頁面之頁面位址，而其他具有錯誤之頁面的頁面位址並不會被提報。

本發明之一實施例係為一種記憶體讀取方法，適用於自一數位記憶體裝置連續讀取資料，其中上述數位記憶體裝置包括相互耦接之一非及閘快閃式記憶體陣列以及一頁面緩衝器，上述頁面緩衝器至少被劃分為一第一部份以及一第二部份，包括：自上述非及閘快閃式記憶體陣列存取一第一頁面 之一第一資料；自上述第一資料於上述頁面緩衝器之上述第一部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第一錯誤更正碼處理資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一資料於上述頁面緩衝器之上述第二部份中建立一第二錯誤更正碼處理資料；從上述第一錯誤更正碼處理資料之上述第一錯誤更正碼狀態且於上述建立上述第二錯誤更正碼處理資料之步驟的時間內，決定一第二資料之一第二錯誤更正碼狀態，上述第二資料包括上述第一錯誤更正碼處理資料以及上述第二錯誤更正碼處理資料；將上述第二錯誤更正碼狀態儲存於一狀態暫存器；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第一連續頁面之資料；自上述頁面緩衝器之上述第二部份輸出上述第二錯誤更正碼處理資料；與上述輸出上述第二錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第一部份建立一第三錯誤更正碼處理資料；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第三錯誤更正碼處理資料；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，在上述資料緩衝器之上述第二部份中，自上述第一連續頁面之資料建立一第四錯誤更正碼處理資料；自上述第三錯誤更正碼處理資料之上述第三錯誤更正碼狀態且於上述建立上述第四錯誤更正碼處理資料之步驟時，判斷一第 三資料之一第四錯誤更正碼狀態，上述第三資料包括上述第三錯誤更正碼處理資料以及上述第四錯誤更正碼處理資料；儲存上述第四錯誤更正碼狀態於上述狀態暫存器；以及與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第二連續頁面之資料。

本發明之另一實施例係為一種數位記憶體裝置，包括：一非及閘快閃式記憶體陣列；一列解碼器，耦接至上述非及閘快閃式記憶體陣列；一資料暫存器，耦接至上述非及閘快閃式記憶體陣列，並包括至少一第一資料部份以及一第二資料部份；一快取暫存器，耦接至上述資料暫存器，並包括至少一第一快取部份以及一第二快取部份，上述第一資料部份對應至上述第一快取部份，上述第二資料部份對應至上述第二快取部份；一錯誤更正碼電路，耦接至上述快取暫存器；一欄解碼器，耦接至上述快取暫存器；以及一控制電路，耦接至上述列解碼器、上述欄解碼器、上述資料暫存器、上述快取暫存器以及上述錯誤更正碼電路。上述控制電路包括複數邏輯元件以及複數暫存器元件，用以執行以下之功能：自上述非及閘快閃式記憶體陣列載入一第一頁面之一第一資料至上述資料暫存器；自上述快取暫存器之上述第一快取部份，將上述第一頁面之一第一資料之一第一資料區段複製至上述快取暫存器之上述第一快取部份；將上述第一資料之上述第一資料區段於上述快取暫存器之上述第一快取部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；自上述快取暫存器之上述第一快取部份輸出上述第一錯誤 更正碼處理資料；自上述資料暫存器之上述第二資料部份，將上述第一頁面之上述第一資料之一第二資料區段複製至上述快取暫存器之上述第二快取部份；與上述輸出上述第一錯誤更正碼處理資料之功能相重疊之時間中，於上述快取暫存器之上述第二快取部份中，自上述第一頁面之上述第一資料之上述第二資料區段建立一第二錯誤更正碼處理資料；從上述第一錯誤更正碼處理資料之上述第一錯誤更正碼狀態且當部份上述建立上述第二錯誤更正碼處理資料之功能之時，決定一第二資料之一第二錯誤更正碼狀態，上述第二資料包括上述第一錯誤更正碼處理資料以及上述第二錯誤更正碼處理資料；將上述第二錯誤更正碼狀態儲存於一狀態暫存器；與上述輸出上述第一錯誤更正碼處理資料之功能相重疊之時間中，自上述非及閘快閃式記憶體陣列將一第一連續頁面之資料載入上述資料暫存器；自上述快取暫存器之上述第二快取部份輸出上述第二錯誤更正碼處理資料；將上述第一連續頁面之資料之一第一連續頁面區段自上述資料暫存器之上述第一資料部份複製至上述快取暫存器之上述第一快取部份；與上述輸出上述第二錯誤更正碼處理資料之功能相重疊之時間中，自上述第一連續頁面之資料之上述第一連續頁面區段建立一第三錯誤更正碼處理資料於上述快取暫存器之上述第一快取部份；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；自上述快取暫存器之上述第一快取部份輸出上述第三錯誤更正碼處理資料；自上述資料暫存器之上述第二資料部份將上述第一連續頁面之資料之一第二連續頁面區段複製至上述快取暫存器之上述第二快取 部份；與上述輸出上述第三錯誤更正碼處理資料之功能相重疊之時間中，在上述快取暫存器之上述第二快取部份中，自上述第一連續頁面之資料之上述第二連續頁面區段建立一第四錯誤更正碼處理資料；自上述第三錯誤更正碼處理資料之上述第三錯誤更正碼狀態且於部份上述建立上述第四錯誤更正碼處理資料之功能之時，判斷一第三資料之一第四錯誤更正碼狀態，上述第三資料包括上述第三錯誤更正碼處理資料以及上述第四錯誤更正碼處理資料；儲存上述第四錯誤更正碼狀態於上述狀態暫存器；以及與上述輸出上述第三錯誤更正碼處理資料之功能相重疊之時間中，自上述非及閘快閃式記憶體陣列將一第二連續頁面之資料載入上述資料暫存器。

本發明之另一實施例係為一種記憶體讀取方法，適用於自一數位記憶體裝置連續讀取資料，其中上述數位記憶體裝置包括相互耦接之一非及閘快閃式記憶體陣列以及一頁面緩衝器，上述頁面緩衝器至少被劃分為一第一部份以及一第二部份，包括：自上述非及閘快閃式記憶體陣列存取一第一頁面之一第一資料；自上述第一資料於上述頁面緩衝器之上述第一部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第一錯誤更正碼處理資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一資料於上述頁面緩衝器之上述第二部份中建立一第二錯誤更正碼處理資料；從上述第一錯誤更正碼處理資料之上述第一錯誤更正碼狀態且於上述建立上述第二錯誤更正碼處理 資料之步驟的時間內，決定一第二資料之一第二錯誤更正碼狀態，上述第二資料包括上述第一錯誤更正碼處理資料以及上述第二錯誤更正碼處理資料；儲存上述第二錯誤更正碼狀態；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第一連續頁面之資料；自上述頁面緩衝器之上述第二部份輸出上述第二錯誤更正碼處理資料，並且自上述儲存上述第二錯誤更正碼狀態之步驟輸出上述第二錯誤更正碼狀態；與上述輸出上述第二錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第一部份建立一第三錯誤更正碼處理資料；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第三錯誤更正碼處理資料；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料在上述資料緩衝器之上述第二部份中建立一第四錯誤更正碼處理資料；自上述第三錯誤更正碼處理資料之上述第三錯誤更正碼狀態且於上述建立上述第四錯誤更正碼處理資料之步驟時，判斷一第三資料之一第四錯誤更正碼狀態，上述第三資料包括上述第三錯誤更正碼處理資料以及上述第四錯誤更正碼處理資料；儲存上述第四錯誤更正碼狀態；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第二連續頁面之資料；以及自上述頁面緩衝器之上述第二部份輸出上述第四錯誤更正碼處理資料，並自上述儲存上述第四錯誤更正碼狀態之步驟輸出上述第四錯誤更正碼狀 態。

本發明之另一實施例係為一種記憶體讀取方法，適用於自一數位記憶體裝置連續讀取資料，其中上述數位記憶體裝置包括相互耦接之一非及閘快閃式記憶體陣列以及一頁面緩衝器，上述頁面緩衝器至少被劃分為一第一部份以及一第二部份，包括：自上述非及閘快閃式記憶體陣列存取一第一頁面之一第一資料；自上述第一資料於上述頁面緩衝器之上述第一部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；輸出上述第一錯誤更正碼狀態；在上述輸出上述第一錯誤更正碼狀態之步驟之後，自上述頁面緩衝器之上述第一部份輸出上述第一錯誤更正碼處理資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第一連續頁面資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一資料於上述頁面緩衝器之上述第二部份中建立一第二錯誤更正碼處理資料；決定一第二錯誤更正碼處理資料之一第二錯誤更正碼狀態；輸出上述第二錯誤更正碼狀態；上述輸出上述第二錯誤更正碼狀態之步驟之後，自上述頁面緩衝器之上述第二部份輸出上述第二錯誤更正碼處理資料；與上述輸出上述第二錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第一部份建立一第三錯誤更正碼處理資料；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；輸出上述第三錯誤更正碼狀態；在上述輸出上述第三錯誤更正碼狀態之步驟 之後，自上述頁面緩衝器之上述第一部份輸出上述第三錯誤更正碼處理資料；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第二連續頁面之資料；以及與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第二部份建立一第四錯誤更正碼處理資料。

210‧‧‧資料匯流排

220‧‧‧錯誤更正碼電路

230‧‧‧快取暫存器

240‧‧‧資料暫存器

250‧‧‧非及閘快閃式記憶體陣列

252‧‧‧第一頁面

254‧‧‧第二頁面

260‧‧‧第一時間軸

270‧‧‧第二時間軸

280‧‧‧第三時間軸

300‧‧‧錯誤更正碼區塊

302‧‧‧下一頁面錯誤更正碼狀態位元

304‧‧‧目前頁面錯誤更正碼狀態位元

310‧‧‧頁面資料讀取指令

330、360‧‧‧等待時間

340、370‧‧‧讀取資料指令

320、350、380‧‧‧讀取狀態暫存器指令

390‧‧‧FFh指令

600‧‧‧串列非及閘快閃式記憶體

622‧‧‧輸入/輸出控制器

623‧‧‧狀態暫存器

624‧‧‧連續頁面讀取位址暫存器

625‧‧‧命令暫存器

626‧‧‧位址暫存器

627‧‧‧LUT暫存器

628‧‧‧對應邏輯

629‧‧‧位址計數器

630‧‧‧控制邏輯

631‧‧‧連續頁面讀取損壞區域邏輯

632‧‧‧連續頁面損壞區域暫存器

633‧‧‧高電壓產生器

634‧‧‧列解碼器

635‧‧‧通電偵測器

636‧‧‧欄解碼器

638‧‧‧頁面緩衝器

640‧‧‧非及閘快閃式記憶體陣列

642‧‧‧非及閘快閃式記憶體陣列使用者可定址的區域

644‧‧‧冗餘區塊區域

646‧‧‧LUT訊息區塊

647‧‧‧緩衝模式旗標

648‧‧‧ECC-E旗標

650、ECC-0‧‧‧第一錯誤更正碼狀態位元

651、ECC-1‧‧‧第二錯誤更正碼狀態位元

652、BUSY‧‧‧忙碌位元

DR-0‧‧‧第一資料部份

DR-1‧‧‧第二資料部份

CR-0‧‧‧第一快取部份

CR-1‧‧‧第二快取部份

A‧‧‧第一期間

B‧‧‧第二期間

C1+C2‧‧‧第三期間

D‧‧‧第四期間

E‧‧‧第五週期

F1+F2+F3‧‧‧第六期間

G‧‧‧第七期間

H‧‧‧第八期間

I‧‧‧第九期間

J1+J2‧‧‧第十期間

BS‧‧‧確認忙碌位元

CLK‧‧‧時脈信號

/CS‧‧‧反相之晶片選擇信號

DI‧‧‧串列資料輸入信號

DO‧‧‧串列資料輸出信號

ES‧‧‧錯誤更正碼狀態位元

I/O‧‧‧輸入/輸出

LUT‧‧‧查找表

SP‧‧‧備用區域

/WP‧‧‧反相之寫入保護信號

/HOLD‧‧‧反相之維持信號

ECC_EN‧‧‧致能信號

ECC_UPDATE‧‧‧更新信號

VCC‧‧‧電源線供應電壓

GND‧‧‧接地端

100~160、400~442、500~542‧‧‧流程步驟

第1圖係顯示根據本發明之一實施例所述之非及閘快閃式記憶體操作於一連續讀取之流程圖；第2圖係顯示根據本發明之一實施例所述之具有資料暫存器以及快取暫存器之頁面緩衝器於第1圖之一部分的連續讀取過程中之功能示意圖；第3圖係顯示具有資料暫存器以及快取暫存器之頁面緩衝器於第1圖之另一部分的連續讀取過程中之功能示意圖；第4圖係顯示具有資料暫存器以及快取暫存器之頁面緩衝器於第1圖之另一部分的連續讀取過程中之功能示意圖；第5圖係顯示用於錯誤更正碼狀態管線操作之管線電路之功能方塊圖；第6圖係顯示參與具有如第1-4圖所示之資料暫存器以及快取暫存器之頁面緩衝器之各種信號的信號時序圖；第7圖係顯示非及閘快閃式記憶體操作於連續讀取之流程圖； 第8圖係顯示參與具有如第7圖所示之資料暫存器以及快取暫存器之頁面緩衝器之各種信號的信號時序圖；第9圖係顯示非及閘快閃式記憶體操作於連續讀取之流程圖；第10圖係顯示參與具有如第9圖所示之資料暫存器以及快取暫存器之頁面緩衝器之各種信號的信號時序圖；第11圖係顯示參與第9圖之變形之頁面緩衝器之各種信號的信號時序圖；以及第12圖係顯示串列非及閘快閃式記憶體之功能方塊圖。

NAND記憶體裝置可以與反或閘記憶體裝置之許多特性相容的特性製作，包括(1)多輸入/輸出(I/O)串列周邊介面(SPI)/快速通道互連(QPI)介面；(2)較少的腳位數目之封裝類型(密度為256Mb或更高之8*6mm)，例如，8個接觸點之WSON、16腳位之SOIC以及24顆球之BGA類型封裝，具有使用大封裝(如通常用於一般並列或一般串列NAND快閃式記憶體之VBGA-63)之彈性；(3)高時脈頻率操作(例如104MHz)對高傳輸速率(如50MHz/秒)；(4)用於快速編碼映射應用之跨越頁面邊界連續讀取且具有錯誤更正碼處理，而不需等待時間；(5)經由傳送至外部系統且在輸出之速度以及連續性上沒不良影響之損毀區塊管理(bad block management)，邏輯性地連續的標示好的記憶體；以及(6)藉由使用者設定或製造商設定的值，來決定輸出啟始位址係為邏輯0或是記憶體陣列中使用者能夠指定的位址之任一者。連續讀取模式特別適合編碼映射至隨機存取記憶 體(RAM)、晶片內執行(execute-in-place,XIP)以及快速檢索大的音訊、影像、文字以及資料區段。

許多技巧可達到快速且有效的連續讀取操作，如具有分區之資料暫存器以及分區之快取暫存器之資料暫存器、使用者可配置內部與快取暫存器有關之錯誤更正碼以及快速損毀區塊管理。用以克服架構、效能、不可靠性以及損毀區塊限制之技巧，使得難以支持高速編碼映射以及標題為「Method and Apparatus for Reading NAND Flash Memory」、發明人為Gupta et al.、公告於2014年3月4日之美國專利編號8,667,368；標題為「On-Chip Bad Block Management for NAND Flash Memory」、發明人為Michael et al.、公開於2013年12月26日之美國專利公開號2013/0346671；以及標題為「NAND Flash Memory」、發明人為Jigour et al.、申請於2013年3月13日之美國專利申請編號13/799,215；及與其相關之非及閘快閃式記憶體之晶片內執行之應用，所有這些都在此併入本文將其全部作為參考。

提供連續讀取操作之一裝置係為位於美國加州聖荷西市之華邦電子公司(Winbond Electronics Corporation)所出產之W25N01GV，其描述為華邦電子公司W25N01GV於2013年11月26日提出之初步版本B中，具有二/四串列周邊介面以及連續讀取之3V串列周邊介面快閃式1G位元串列單層式非及閘快閃式記憶體，在此將其全部內容引用於此。W25N01GV裝置併入一傳統的大型非及閘非揮發性記憶體空間，特別是安排至65536可編程頁面之2048位元組中之1G位元記憶體陣列。該裝 置也併入串列周邊介面(Serial Peripheral Interface,SPI)，串列周邊介面包括單一位元串列(bit-serial)串列周邊介面，以及雙位元串列(dual serial)、四位元串列(quad serial)與四輸入/輸出串列周邊介面。串列周邊介面時脈頻率可支援高達104MHz，當使用快速讀取雙輸入/輸出/四輸入/輸出指令時，允許等同時脈速率208MHz(104MHz*2)至雙輸入/輸出，以及允許等同時脈速率416MHz(104MHz*4)至四輸入/輸出。W25N01GV裝置於用以存取頁面緩衝器之資料的緩衝讀取模式(BUF=1)以及用以有效率地存取具有單一讀取指令之整個記憶體陣列之連續讀取模式(BUF=0)之間切換。

W25N01GV裝置具有有效的錯誤更正碼能力來管理資料的完整性。在資料讀取操作時，錯誤更正碼引擎在一有限的程度上驗證資料，並更正。驗證以及更正狀態可由第二錯誤更正碼狀態位元ECC-1以及第一錯誤更正碼狀態位元ECC-0所表示。例如，當第二錯誤更正碼狀態位元ECC-1、第一錯誤更正碼狀態位元ECC-0之狀態為(1：1)時，其僅適用於連續讀取模式，代表整個資料輸出在多頁面中包括每個頁面超過4位元的錯誤。在連續讀取模式中，額外的指令提供具有錯誤之最後頁面的頁面位址(Page Address,PA)，而其他錯誤頁面之位址並不會被提報。第二錯誤更正碼狀態位元ECC-1、第一錯誤更正碼狀態位元ECC-0之狀態為(1：1)通常已足夠，因為存取之在頁面中每頁面的位元錯誤超過4位元是非常稀少的。然而，在一些實施例中，有些可能會希望知道每一頁面之錯誤更正碼狀態。

第1圖係用以顯示執行具有一頁接著一頁的錯誤更正碼狀態之連續頁面讀取步驟100之操作流程圖，第2-4圖係顯示在非及閘快閃式記憶體裝置之特定電路中執行許多操作，第6圖係顯示參與這些操作之各種信號。一頁接著一頁錯誤更正碼狀態模式可以任何所欲的方式致能以及失能，一示範性的技巧係為由一使用者設定之位元所設定(set)以及重設(reset)。

不論自動地通電(例如非及閘快閃式記憶體陣列第0頁面)或重置時回應頁面資料讀取指令(參照第6圖之頁面資料讀取指令310)或以任何其他需要的方式，載入一頁面至頁面緩衝器(步驟110)。如第2圖所示，二個單一頁面暫存器合作而提供頁面緩衝器，特別是資料暫存器240係分割為第一資料部份DR-0以及第二資料部份DR-1，快取暫存器230係分割為第一快取部份CR-0以及第二快取部份CR-1對應至資料暫存器240之第一資料部份DR-0以及第二資料部份DR-1。在第一期間A時，第一頁面252載入至資料暫存器240，第一頁面252隨後在第二期間B複製至快取暫存器230(第一頁面252可如圖所示全部複製，或僅資料暫存器240之第一資料部份DR-0可複製至快取暫存器230之第一快取部份CR-0)，且在第三期間C1+C2中於快取暫存器230之第一快取部份CR-0上執行錯誤更正碼程序，其中C1代表由第一快取部份CR-0傳送資料至錯誤更正碼電路220之第一錯誤更正碼狀態位元ECC-0所需之時間，C2同樣代表由第一錯誤更正碼狀態位元ECC-0傳送資料至第一快取部份CR-0所需之時間。若有需要，錯誤更正碼程序也可在第四期間(圖中並未顯示)中執行於快取暫存器230之第二快取部份CR-1，這些操 作皆為連續的，因此這些時間係為累積的，如同第一時間軸260所示。

進一步參考第1圖，確認忙碌位元(BS)之狀態(步驟120)可利用具有忙碌位元BUSY之狀態暫存器之位址之讀取狀態暫存器(0Fh/05h)指令(參照第6圖之讀取狀態暫存器指令320)。狀態暫存器位元隨後在時脈信號CLK之下降緣移出至D0腳位。錯誤更正碼狀態位元(ES)也可以此方式存取，儘管在此時可能會被忽略。讀取狀態暫存器指令可用於任何時間，藉此允許確認忙碌位元BUSY而判斷何時迴圈結束以及裝置是否可接受另一指令，狀態暫存器可連續讀取，該指令可由驅動反相之晶片選擇信號/CS至高邏輯位準而完成。

當於讀狀態取暫存器指令320(第6圖)之時間後，忙碌位元BUSY被清除(步驟120確認為否)且接收到讀取資料指令340(第6圖)(步驟122確認為是)時，可藉由執行錯誤更正碼程序進行一連續頁面讀取，且可從快取暫存器230之第一快取部份CR-0以及第二快取部份CR-1交替輸出資料，更進一步配合自資料暫存器240至快取暫存器230之資料複製以及隨後頁面之載入，如載入自非及閘快閃式記憶體陣列250之連續第二頁面254至資料暫存器240。如步驟130、步驟132以及步驟134所示，讀取資料指令340(第6圖)與發生於本質上重疊之相同時間之三個不同操作同時進行，也就是自快取暫存器230之第一快取部份CR-0輸出資料至資料匯流排210、在快取暫存器230之第二快取部份CR-1執行錯誤更正碼以及將非及閘快閃式記憶體陣列250之連續第二頁面254載入至資料暫存器240。如第3圖所示，輸 出之資料發生於第四期間D、錯誤更正碼程序發生於第六期間F1+F2+F3以及頁面載入發生於第七期間G，其中第四期間D、第六期間F1+F2+F3以及第七期間G誠如第二時間軸270所示，本質上相互重疊。短的第五期間E用以複製資料暫存器240之第二資料部份DR-1至快取暫存器230之第二快取部份CR-1，當第五期間E後接著第六期間F1+F2+F3以及第七期間G後，可與第四期間D相重疊。

對快取暫存器230之第一快取部份CR-0以及第二快取部份CR-1進行錯誤更正碼程序之頁面資料讀取指令之後的第一讀取資料指令而言，可省略複製資料之第五週期E以及錯誤更正碼程序之第六期間F1+F2+F3。

目前頁面以及下一頁面之錯誤更正碼狀態位元可利用管線處理，已確保錯誤更正碼狀態位元與輸出之資料相同步。當第二部份之頁面暫存器之錯誤更正碼程序完成時，目前頁面之錯誤更正碼狀態位元可被最終確認(步驟132)，隨後在第六期間F3(第3圖)中被閂鎖至狀態暫存器，使得可在並未過早調整狀態暫存器中之錯誤更正碼狀態位元的情況下，決定下一頁面之錯誤更正碼狀態位元。第5圖係顯示適合實現管線操作之示範性電路。當被致能信號ECC_EN致能後，錯誤更正碼區塊300係執行錯誤更正碼程序。下一頁面錯誤更正碼狀態位元302可根據時脈信號CLK，更新來自錯誤更正碼區塊300之下一頁面錯誤更正碼狀態。當完成下一頁面錯誤更正碼狀態位元302且基本上變成目前頁面錯誤更正碼狀態位元時，可在更新信號ECC_UPDATE以及時脈信號CLK的控制之下，將其閂鎖至 目前頁面錯誤更新碼狀態位元304。若有需要，目前頁面錯誤更正碼狀態位元304可儲存於狀態暫存器。狀態暫存器中之目前頁面錯誤更正碼狀態位元因而與輸出之頁面同步，可在並未過早調整狀態暫存器中之錯誤更正碼狀態位元的情況下，決定下一頁面之新的下一頁面錯誤更正碼狀態位元302。

接著，如步驟140以及步驟142所示，兩個不同操作發生於本質上相重疊的時間內，也就是自快取暫存器230之第二快取部份CR-1輸出資料至資料匯流排210，以及在快取暫存器230之第一快取部份CR-0執行錯誤更正碼時，開始決定錯誤更正碼狀態。如第4圖所示，輸出之資料發生於第三時間軸280所示之本質上重疊之第八期間H以及第十期間J1+J2。發生於第十期間J1+J2之錯誤更正碼程序開始決定下一頁面錯誤更正碼狀態位元，但適當的措施，如管線操作，可用以確保目前頁面錯誤更正碼狀態位元對輸出之頁面維持有效。短的第九期間I用以複製資料暫存器240之第一資料部份DR-0至快取暫存器230之第一快取部份CR-0，當第九期間I接著第十期間J1+J2後，則與第八期間H相重疊。

接著，連續頁面讀取可暫停於頁面邊界(步驟150)，以便讀取對應剛輸出之頁面的錯誤更正碼狀態位元。適合用於暫停連續頁面讀取之技術係為，在讀取最後頁面位元組後，將反相之晶片選擇信號/CS拉至高邏輯位準。當致能一頁接著一頁錯誤更正碼模式時，反相之晶片選擇信號/CS轉變為高邏輯位準的時候，暫停內部操作以便控制器可利用一讀取狀態暫存器指令(步驟160)(參照第6圖之讀取狀態暫存器指令350)讀出 剛輸出之頁面的錯誤更正碼狀態。當忙碌位元被清除(並未顯示)且在適當等待週期之後(參照第6圖之等待時間360)，再發出讀取資料指令(參照第6圖之讀取資料指令370)以恢復連續頁面讀取操作。

在讀取連續頁面讀取操作之最後頁面的錯誤更正碼狀態位元(參照第6圖之讀取狀態暫存器指令380)後，可以任何所欲之方式終止具有一頁接著一頁錯誤更正碼之連續頁面讀取的進行，如藉由在暫停於頁面邊界(第6圖之FFh指令390)後發出FFh指令，或在頁面資料輸出時將反相之晶片選擇信號/CS拉至高邏輯位準。

第7圖係顯示用以執行具有一頁接著一頁錯誤更正碼狀態之連續讀取步驟400之各種操作之流程圖，其中連續頁面讀取指令係有效的輸出不僅資料的連續頁面，更輸出每一連續頁面之錯誤更正碼狀態位元。舉例來說，通常如第2-4圖所示及其對應描述之方式，結合一頁分區之頁面暫存器以及一頁分區之快取暫存器來提供頁面緩衝器。第8圖係顯示參與這些操作之各種信號。一頁接著一頁錯誤更正碼狀態模式可以任何所欲的方式致能以及失能，一示範性的技巧係為由一使用者設定之位元所設定(set)以及重設(reset)。

參照第7圖，在通電時自動(例如非及閘快閃式記憶體陣列之頁面0)、或是回應頁面資料讀取指令、或是以任何其他所欲的方式，將一頁面載入至頁面緩衝器(步驟410)。該頁面隨後被複製至快取暫存器(該頁面可全部被複製，或僅有資料暫存器之第一部份會被複製至快取暫存器之第一部份)，錯誤 更正碼程序會執行於快取暫存器之第一部份。

再次參照第7圖，可利用具有忙碌位元之狀態暫存器之位址之讀取狀態暫存器(0Fh/05h)指令，來確認忙碌位元(BS)之狀態。狀態暫存器位元隨後在時脈信號CLK的負緣時，被移至串列資料輸出信號DO。當忙碌位元被清除時(步驟420為否)且接收讀取資料指令(步驟422為是)時，可利用執行資料之錯誤更正碼程序進行連續頁面讀取，且可從快取暫存器之第一快取部份CR-0以及第二快取部份CR-1交替輸出資料，更進一步配合自資料暫存器至快取暫存器之資料複製以及自非及閘快閃式記憶體陣列之隨後頁面之載入至資料暫存器。如步驟430、步驟432以及步驟434所示，讀取資料與發生於本質上重疊之相同時間之三個不同操作同時進行，也就是自快取暫存器之第一快取部份CR-0輸出資料至資料匯流排、在快取暫存器之第二快取部份CR-1執行錯誤更正碼以及將非及閘快閃式記憶體陣列之連續頁面載入至資料暫存器。目前頁面以及下一頁面之錯誤更正碼狀態位元，可如第3-5圖所示及其敘述之方式而管線操作，以確保錯誤更正碼狀態位元與輸出之頁面相同步。接著，如步驟440以及步驟442所示，兩個不同的操作發生於本質上相同的時間內，也就是在自快取暫存器之第二快取部份CR-1輸出資料至資料匯流排之後，輸出錯誤更正碼狀態位元，並在快取暫存器之第一快取部份CR-0執行錯誤更正碼。

在連續頁面讀取操作之最後頁面以及最後頁面之錯誤更正碼狀態位元被讀取之後，具有一頁接著一頁錯誤更正碼的連續頁面讀取可以任何所欲之方式終止，如於第8圖所示 之輸出頁面資料的時候，將反相之晶片選擇信號/CS拉至高邏輯位準。

第9圖係顯示執行具有一分區接著一分區錯誤更正碼狀態之連續頁面讀取500之各種操作之流程圖，其中連續頁面讀取指令不只對輸出連續頁面之資料有效，也對每一連續頁面之每一分區的錯誤更正碼狀態位元有效。再者，錯誤更正碼狀態可於輸出之頁面前提供。以此方式，使用者可在讀取資料前得知該資料是否可使用，也能夠很精確的掌握錯誤位元的位置在哪。舉例來說，通常如第2-4圖所示及其敘述之方式，結合一頁分區之頁面暫存器以及一頁分區之快取暫存器來提供頁面緩衝器。第10圖係顯示參與這些操作之各種信號。一分區接著一分區錯誤更正碼狀態模式可以任何所欲的方式致能以及失能，一示範性的技巧係為由一使用者設定之位元所設定(set)以及重設(reset)。

參考第9圖，不論自動地通電(例如非及閘快閃式記憶體)、或回應頁面資料讀取指令、或以任何其他需要的方式，載入一頁面至頁面緩衝器(步驟510)。該頁面隨後被複製至快取暫存器(該頁面可整體被複製、或僅第一部份之資料暫存器被複製至第一部份之快取暫存器)，並且錯誤更正碼程序執行於第一部份之快取暫存器。

再次參照第9圖，藉由具有忙碌位元之狀態暫存器之位址之讀取狀態暫存器(0Fh/05h)指令，來確認忙碌位元(BS)的狀態(步驟520)。狀態暫存器位元隨後在時脈信號CLK之負緣時，被移至串列資料輸出信號DO。當忙碌位元被清除(步驟520 為否)且接收讀取資料指令(步驟522為是)時，可利用執行資料之錯誤更正碼程序進行連續頁面讀取，且可從快取暫存器之第一快取部份CR-0以及第二快取部份CR-1交替輸出資料，更進一步配合自資料暫存器至快取暫存器之資料複製以及自非及閘快閃式記憶體陣列之隨後頁面之載入至資料暫存器。如步驟530、步驟532以及步驟534所示，讀取資料與發生於本質上重疊之相同時間之三個不同操作同時進行，也就是自快取暫存器之第一快取部份CR-0輸出資料至資料匯流排(步驟530)、在快取暫存器之第二快取部份CR-1執行錯誤更正碼且將結果閂鎖至錯誤更正碼狀態位元(步驟532)、以及將非及閘快閃式記憶體陣列之連續頁面載入至資料暫存器(步驟534)。目前頁面以及下一頁面之錯誤更正碼狀態位元，可如第3-5圖所示及其敘述之方式而管線操作，以確保錯誤更正碼狀態位元與輸出之頁面相同步，並且錯誤更正碼狀態可於每次閂鎖之後重設。接著，如步驟540以及步驟542所示，兩個不同的操作發生於本質上相同的時間內，也就是自快取暫存器之第二快取部份CR-1輸出第一錯誤更正碼狀態位元至資料匯流排(步驟540)，並在快取暫存器之第一快取部份CR-0執行錯誤更正碼，且將結果閂鎖至錯誤更正碼狀態位元(步驟542)。

在連續頁面讀取操作之最後頁面以及最後頁面之錯誤更正碼狀態位元被讀取之後，具有一分區接著一分區錯誤更正碼之連續頁面讀取可以任何所欲之方式終止，如於頁面資料輸出的時候(並未顯示)，將反相之晶片選擇信號/CS拉至高邏輯位準。

在一些實施例中，使用者可能希望存取每一頁面之備用區域之資料。第9圖之方法可稍微調整為，利用隨著快取暫存器之第一部份資料而輸出備用區域之部分資料，以及隨著快取暫存器之第二部份資料而輸出備用區域之部份資料，而達到此目的。對應的信號如第11圖所示，其中SP代表備用區域(spare area)，EC代表錯誤更正碼狀態位元。另外，整個備用區域可作為部份之快取暫存器之第一部份資料或第二部份資料。

串列非及閘快閃式記憶體架構

第12圖係顯示串列非及閘快閃式記憶體600之功能方塊圖，串列非及閘快閃式記憶體600能夠提供跨越頁面邊界之連續讀取，且自邏輯上連續的記憶體位址讀取而不用等待時間，串列非及閘快閃式記憶體640也能夠提供一頁接著一頁的錯誤更正碼狀態資訊。串列非及閘快閃式記憶體600包括非及閘快閃式記憶體陣列640以及有關的頁面緩衝器638。非及閘快閃式記憶體陣列640包括字元線(列)以及位元線(欄)，且放置於非及閘快閃式記憶體陣列使用者可定址的區域642、冗餘區塊區域(redundant block area)644以及查找表(LUT)訊息區塊646。任何所需之快閃式記憶體單元技術可用於非及閘快閃式記憶體陣列640之快閃式記憶體單元。串列非及閘快閃式記憶體600可包括各種其他的電路來支持記憶體寫入、抹除以及讀取，如列解碼器634、欄解碼器636、輸入/輸出控制器622、狀態暫存器623、連續頁面讀取位址暫存器624、命令暫存器625、位址暫存器626、查找表(LUT)暫存器627、控制邏輯630、連續 頁面讀取損壞區塊邏輯631、連續頁面損壞區塊暫存器632以及高電壓產生器633。列解碼器634在使用者的控制以及在一些實施例中之在內部的控制之下，非及閘快閃式記憶體陣列選擇使用者可定址的區域642之列，並且在內部控制下選擇冗餘區塊區域644以及查找表(LUT)訊息區塊646之列。利用電源線供應電壓VCC以及接地端GND，提供電源至串列非及閘快閃式記憶體600之所有電路(圖中並未顯示)。當串列非及閘快閃式記憶體600可以任何所欲之方式封裝且具有任何型式之介面，包括一般非及閘快閃式記憶體介面，第12圖之控制邏輯630示範性地實現串列周邊介面(SPI)/快速通道互連(QPI)協議，包括多重輸入輸出串列周邊介面。其他串列周邊介面(SPI)/快速通道互連(QPI)介面之細節以及記憶體之各種不同的電路，可於Jigour et al.於2009年7月7日提出之美國專利編號7,558,900之標題為「Serial Flash Semiconductor Memory」以及前述華邦電子於2013年11月26日提出之初步版本B中，具有二/四串列周邊介面以及連續讀取之3V 1G位元串列單層式非及閘快閃式記憶體之W25N01GV，在此將其全部內容引用於此。

若模式切換正如預期，可提供緩衝模式旗標(BUF)647。若有需要，可提供緩衝模式旗標(BUF)647作為狀態暫存器623之一位元。通電偵測器635係提供於控制邏輯630，以啟動特定模式之設定以及在一通電時載入預設頁面。

忙碌位元652係為狀態暫存器之唯讀位元，當裝置通電或執行許多指令時，忙碌位元652會設為邏輯1的狀態，包括頁面資料讀取指令以及連續讀取指令。

頁面緩衝器638包括單一頁面資料暫存器(圖中並未顯示)、單一頁面快取暫存器(圖中並未顯示)以及單一頁面閘道(圖中並未顯示)，用以將資料暫存器之資料複製至快取暫存器。任何適合的閂鎖或記憶體技術可用於資料暫存器以及快取暫存器，任何合適的閘道技術可用於將資料暫存器之資料複製至快取暫存器。資料暫存器以及快取暫存器可以任何所欲數目之區塊來安排，例如傳輸閘(transmission gate)係為連線且用來控制資料的傳輸。舉例來說，資料暫存器以及快取暫存器分別劃分為兩個不同的部份，並使用由個別控制線控制之傳輸閘之個別群組而交替運作。頁面緩衝器638之資料暫存器以及快取暫存器可以藉由施加相同控制信號至個別傳輸閘控制線而以傳統的方式操作，或可以施加合適的時間控制信號至傳輸閘控制線而交替操作。舉例來說，在兩部份之實施例中，頁面係為2K字元組，傳輸閘之一半頁面(1K)可被一控制線所控制，傳輸閘之另一半頁面(1K)可被另一控制線所控制，藉此安排資料暫存器以及快取暫存器於兩個半頁面(1K)之部分。因為兩個部份交替操作，以兩部份實現之頁面緩衝器638可視為「乒乓(ping pong)」緩衝器。錯誤更正碼電路(圖中並未顯示)可用以根據ECC-E旗標(ECC-E)648，執行對快取暫存器之內容執行錯誤更正碼計算。第一錯誤更正碼狀態位元(ECC-0)650以及第二錯誤更正碼狀態位元(ECC-1)651用以代表相關頁面中之資料的錯誤狀態，在完成讀取操作而驗證資料完成之後，可確認頁面中之資料的錯誤狀態。若有需要，ECC-E旗標(ECC-E)648、第一錯誤更正碼狀態位元(ECC-0)650以及第二錯誤更正碼狀態位 元(ECC-1)651可作為狀態暫存器623之部分。

若有需要，可使用不同大小的頁面緩衝器，及/或頁面緩衝器分割成大於兩部份或不相等之部分亦可。可能需要兩組控制信號給頁面緩衝器之兩部份，不像只需一組控制信號給未分割之頁面緩衝器。再者，邏輯性以及物理性之非及閘快閃式記憶體陣列之差異，不會影響在此之教示。舉例來說，物理性非及閘快閃式記憶體陣列在一條字元線上可具有兩個頁面(偶數2KB頁面以及奇數2KB頁面)，使得一條字元線可為4KB之非及閘快閃式記憶體位元單元。為了清楚表達，在此之描述以及圖式皆根據邏輯性非及閘快閃式記憶體陣列。錯誤更正碼電路220邏輯上可被視為具有一部份之用以提供第一快取部份CR-0之內容錯誤更正碼之部份第一錯誤更正碼狀態位元ECC-0以及用以提供第二快取部份CR-1之內容錯誤更正碼之部分第二錯誤更正碼狀態位元ECC-1。各種錯誤更正碼演算法皆適合使用，包括如Hamming錯誤更正碼演算法、BCH錯誤更正碼演算法、Reed-Solomon錯誤更正碼演算法及其他等等。當為了簡化說明而將第一錯誤更正碼狀態位元ECC-0以及第二錯誤更正碼狀態位元ECC-1分別與第一快取部份CR-0以及第二快取部份CR-1對接，二個物理性的錯誤更正碼區塊或一個單一物理性錯誤更正碼區塊可用以與第一快取部份CR-0以及第二快取部份CR-1介面相接。關於頁面緩衝器638、錯誤更正碼電路以及其操作之其他相關內容，可於前述題為「Method and Apparatus for Reading NAND Flash Memory」之美國專利編號8,667,368中取得，在此僅將其全部內容引用於此。在此所述之 連續頁面讀取在前述專利說明書中，係稱之為「調整連續頁面讀取」。資料暫存器以及快取暫存器進入頁面之部份安排以及對頁面之部份執行錯誤更正碼之方式僅用以說明之用，若有需要也可使用其他技術。

當串列非及閘快閃式記憶體600係用以執行各種讀取操作，包括連續頁面讀取操作以及在單一平面非及閘快閃式記憶體架構中執行晶片上錯誤更正碼，這些架構係為示範性且其變形係可被理解。要知道，2KB之頁面大小以及特定區塊大小之範例僅用以說明之用，若有需要亦可有所不同。再者，因為實際頁面大小可根據設計因素而不同，具體尺寸參考並非片面由字面上解釋，例如該用語可包括2048字元組之主要區域加上額外64字元組之備用區域，其中備用區域用以儲存錯誤更正碼以及其他資訊，如背景資料(meta data)。1KB之用語可為1024字元組之主要區域以及32字元組之備用區域。為了說明方便，當在此之描述係根據單一平面架構時，在此之教示也可同樣應用於多平面架構。當使用多個物理性平面時，可共用一或多字元線使得記憶體系統可服務同時要求之多輸入/輸出。每一平面提供資料之一頁面，且包括對應一頁面大小之資料暫存器以及對應一頁面大小之快取暫存器。在此所述之技巧可單獨應用於每一平面，使得每一資料暫存器以及快取暫存器係安排於不同的部份，或可應用於多平面使得每一資料暫存器以及快取暫存器係為本身的多頁面資料暫存器以及快取暫存器之一部分。

第12圖也顯示用於串列周邊介面之反相之晶片選 擇信號/CS、時脈信號CLK、串列資料輸入信號DI、串列資料輸出信號DO、反相之寫入保護信號/WP以及反相之維持信號/HOLD。標準的串列周邊介面快閃式介面隨著反相之寫入保護信號/WP以及反相之維持信號/HOLD，提供反相之晶片選擇信號/CS、時脈信號CLK、串列資料輸入信號DI以及串列資料輸出信號DO。當在標準串列周邊介面中的一位元串列資料匯流排(資料輸入經由串列資料輸入信號DI，而資料輸出經由串列資料輸出信號DO)提供簡單介面以及與啟動於單一串列周邊介面模式之許多控制器之相容性時，其限制了達到更高的吞吐量(thru-put)之可能性。多位元串列周邊介面之介面因而加入，並額外地支援雙通道(二位元介面)及/或四通道(四位元介面)以增加讀取之吞吐量。第12圖也顯示雙通道串列周邊介面以及四通道串列周邊介面操作之額外的資料匯流排信號，也就是藉由選擇性地重新定義I/O(0)、I/O(1)、I/O(2)以及I/O(3)這四根腳位之功能。在一說明之實施例之四通道串列周邊介面讀取操作(其他實施例中亦可考慮)，可利用一位元標準串列周邊介面經由I/O(0)而給出適當的讀取指令，但位址以及輸出資料之介面可為四通道(也就是四位元資料匯流排)。與在標準串列周邊介面讀取操作中輸出一位元之資料相比，四通道串列周邊介面讀取操作可在一時脈週期內輸出四位元之資料，因而四通道串列周邊介面讀取操作可提供四倍高的讀取吞吐量。在此之四通道串列周邊介面讀取操作僅用於說明之用，在此之教示也可相同地應用至其他操作模式，包括但不限於單一串列周邊匯流排、雙通道串列周邊匯流排、四周邊介面(Quad Peripheral Interface, QPI)以及雙倍傳輸速率(Double Transfer Rate,DTR)等讀取模式。在四周邊介面協定中，完整介面(操作碼、位址以及資料輸出)係以四位元為基礎。在雙倍傳輸速率協定中，輸出資料係提供於時脈信號CLK之正觸發緣以及負觸發緣，而非如單一傳輸速率(Single Transfer Rate,STR)讀取模式中，僅於時脈信號CLK之負觸發緣提供輸出資料。

本發明之敘述包括其在此所提之應用以及優點僅為說明之用，並非用以限制本發明於申請專利範圍中之範圍。在此所述之實施例之變形以及修改皆為可能，且該領域具有通常知識者也都知道實際替代以及等同於本發明之各種元件，可經由研究本專利說明書而得。舉例來說，儘管在此所述之許多實施例係用於串列非及閘快閃式記憶體，在此所述之特定技巧例如通電順序、模式選擇以及跨越頁面邊界與自邏輯性地連續記憶體位址而不用等待時間連續資料輸出等，可用於並列非及閘快閃式記憶體。再者，在此所給訂之特定數值係為說明之用，若有需要可自行修改。語彙如「第一」以及「第二」等，係為區別語彙而非解釋為隱含一順序或一整體之特定部份。這些或其他在此所述之實施例之變形以及調整，包括在此所述之實施例之替代以及等同物，可在不悖離本發明之範圍以及精神下得到，包括本發明以下所述之申請專利範圍。

100~160‧‧‧流程步驟

Claims (7)

1. 一種記憶體讀取方法，適用於自一數位記憶體裝置連續讀取資料，其中上述數位記憶體裝置包括相互耦接之一非及閘快閃式記憶體陣列以及一頁面緩衝器，上述頁面緩衝器至少被劃分為一第一部份以及一第二部份，包括：自上述非及閘快閃式記憶體陣列存取一第一頁面之一第一資料；自上述第一資料於上述頁面緩衝器之上述第一部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第一錯誤更正碼處理資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一資料於上述頁面緩衝器之上述第二部份中建立一第二錯誤更正碼處理資料；從上述第一錯誤更正碼處理資料之上述第一錯誤更正碼狀態且於上述建立上述第二錯誤更正碼處理資料之步驟的時間內，決定一第二資料之一第二錯誤更正碼狀態，上述第二資料包括上述第一錯誤更正碼處理資料以及上述第二錯誤更正碼處理資料；將上述第二錯誤更正碼狀態儲存於一狀態暫存器；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第一連續 頁面之資料；自上述頁面緩衝器之上述第二部份輸出上述第二錯誤更正碼處理資料；與上述輸出上述第二錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第一部份建立一第三錯誤更正碼處理資料；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第三錯誤更正碼處理資料；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，在上述資料緩衝器之上述第二部份中，自上述第一連續頁面之資料建立一第四錯誤更正碼處理資料；自上述第三錯誤更正碼處理資料之上述第三錯誤更正碼狀態且於上述建立上述第四錯誤更正碼處理資料之步驟時，判斷一第三資料之一第四錯誤更正碼狀態，上述第三資料包括上述第三錯誤更正碼處理資料以及上述第四錯誤更正碼處理資料；儲存上述第四錯誤更正碼狀態於上述狀態暫存器；以及與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第二連續頁面之資料。
2. 如申請專利範圍第1項所述之記憶體讀取方法，其中：上述頁面緩衝器包括一快取暫存器以及一資料暫存器，上 述快取暫存器至少劃分為一第一快取部份以及一第二快取部份，上述資料暫存器至少劃分為一第一資料部份以及一第二資料部份，上述第一資料部份對應至上述第一快取部份，上述第二資料部份對應至上述第二快取部份；上述建立上述第二錯誤更正碼處理資料之步驟，包括於上述快取暫存器之上述第二快取部份中執行錯誤更正碼程序而於上述第二快取部份中建立上述第二錯誤更正碼處理資料；上述存取上述第一連續頁面之步驟，包括載入上述第一連續頁面至上述資料暫存器；上述輸出上述第二錯誤更正碼處理資料之步驟，包括自上述快取暫存器之上述第二快取部份，輸出上述第二錯誤更正碼處理資料；上述建立上述第三錯誤更正碼處理資料之步驟，包括於上述快取暫存器之上述第一快取部份執行錯誤更正碼程序，於上述第一快取部份建立上述第三錯誤更正碼處理資料；上述輸出上述第三錯誤更正碼處理資料之步驟，包括自上述快取暫存器之上述第一快取部份輸出上述第三錯誤更正碼處理資料；以及上述存取上述第二連續頁面之步驟，包括載入上述第二連續頁面至上述資料暫存器。
3. 如申請專利範圍第1項所述之記憶體讀取方法，其中上述數位記憶體裝置包括接收一晶片選擇信號之一輸入端，更包括： 完成上述儲存上述第二錯誤更正碼狀態之步驟、上述輸出上述第二錯誤更正碼處理資料之步驟、以及上述建立上述第三錯誤更正碼處理資料之步驟之後，延遲上述輸出上述第三錯誤更正碼處理資料之步驟，以回應上述晶片選擇信號之轉態；接收一讀取狀態暫存器指令；輸出上述狀態暫存器，以回應上述接收上述讀取狀態暫存器之步驟；完成上述輸出上述狀態暫存器之步驟之後，接收一緩衝讀取指令；以及與上述輸出上述第三錯誤更正碼處理資料之步驟一同回應上述接收上述緩衝讀取指令之步驟。
4. 一種數位記憶體裝置，包括：一非及閘快閃式記憶體陣列；一列解碼器，耦接至上述非及閘快閃式記憶體陣列；一資料暫存器，耦接至上述非及閘快閃式記憶體陣列，並包括至少一第一資料部份以及一第二資料部份；一快取暫存器，耦接至上述資料暫存器，並包括至少一第一快取部份以及一第二快取部份，上述第一資料部份對應至上述第一快取部份，上述第二資料部份對應至上述第二快取部份；一錯誤更正碼電路，耦接至上述快取暫存器；一欄解碼器，耦接至上述快取暫存器；以及一控制電路，耦接至上述列解碼器、上述欄解碼器、上述 資料暫存器、上述快取暫存器以及上述錯誤更正碼電路，其中上述控制電路包括複數邏輯元件以及複數暫存器元件，用以執行以下之功能：自上述非及閘快閃式記憶體陣列載入一第一頁面之一第一資料至上述資料暫存器；自上述資料暫存器之上述第一資料部份，將上述第一頁面之上述第一資料之一第一資料區段複製至上述快取暫存器之上述第一快取部份；將上述第一資料之上述第一資料區段於上述快取暫存器之上述第一快取部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；自上述快取暫存器之上述第一快取部份輸出上述第一錯誤更正碼處理資料；自上述資料暫存器之上述第二資料部份，將上述第一頁面之上述第一資料之一第二資料區段複製至上述快取暫存器之上述第二快取部份；與上述輸出上述第一錯誤更正碼處理資料之功能相重疊之時間中，於上述快取暫存器之上述第二快取部份中，自上述第一頁面之上述第一資料之上述第二資料區段建立一第二錯誤更正碼處理資料；從上述第一錯誤更正碼處理資料之上述第一錯誤更正碼狀態且當進行部份上述建立上述第二錯誤更正碼處理資料之功能之時，決定一第二資料之一第二錯誤更正碼狀態，上 述第二資料包括上述第一錯誤更正碼處理資料以及上述第二錯誤更正碼處理資料；將上述第二錯誤更正碼狀態儲存於一狀態暫存器；與上述輸出上述第一錯誤更正碼處理資料之功能相重疊之時間中，自上述非及閘快閃式記憶體陣列將一第一連續頁面之資料載入上述資料暫存器；自上述快取暫存器之上述第二快取部份輸出上述第二錯誤更正碼處理資料；將上述第一連續頁面之資料之一第一連續頁面區段自上述資料暫存器之上述第一資料部份複製至上述快取暫存器之上述第一快取部份；與上述輸出上述第二錯誤更正碼處理資料之功能相重疊之時間中，自上述第一連續頁面之資料之上述第一連續頁面區段建立一第三錯誤更正碼處理資料於上述快取暫存器之上述第一快取部份；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；自上述快取暫存器之上述第一快取部份輸出上述第三錯誤更正碼處理資料；自上述資料暫存器之上述第二資料部份將上述第一連續頁面之資料之一第二連續頁面區段複製至上述快取暫存器之上述第二快取部份；與上述輸出上述第三錯誤更正碼處理資料之功能相重疊之時間中，在上述快取暫存器之上述第二快取部份中，自上 述第一連續頁面之資料之上述第二連續頁面區段建立一第四錯誤更正碼處理資料；自上述第三錯誤更正碼處理資料之上述第三錯誤更正碼狀態且於部份上述建立上述第四錯誤更正碼處理資料之功能之時，判斷一第三資料之一第四錯誤更正碼狀態，上述第三資料包括上述第三錯誤更正碼處理資料以及上述第四錯誤更正碼處理資料；儲存上述第四錯誤更正碼狀態於上述狀態暫存器；以及與上述輸出上述第三錯誤更正碼處理資料之功能相重疊之時間中，自上述非及閘快閃式記憶體陣列將一第二連續頁面之資料載入上述資料暫存器。
5. 一種記憶體讀取方法，適用於自一數位記憶體裝置連續讀取資料，其中上述數位記憶體裝置包括相互耦接之一非及閘快閃式記憶體陣列以及一頁面緩衝器，上述頁面緩衝器至少被劃分為一第一部份以及一第二部份，包括：自上述非及閘快閃式記憶體陣列存取一第一頁面之一第一資料；自上述第一資料於上述頁面緩衝器之上述第一部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第一錯誤更正碼處理資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之 時間中，自上述第一資料於上述頁面緩衝器之上述第二部份中建立一第二錯誤更正碼處理資料；從上述第一錯誤更正碼處理資料之上述第一錯誤更正碼狀態且於上述建立上述第二錯誤更正碼處理資料之步驟的時間內，決定一第二資料之一第二錯誤更正碼狀態，上述第二資料包括上述第一錯誤更正碼處理資料以及上述第二錯誤更正碼處理資料；儲存上述第二錯誤更正碼狀態；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第一連續頁面之資料；自上述頁面緩衝器之上述第二部份輸出上述第二錯誤更正碼處理資料，並且自上述儲存上述第二錯誤更正碼狀態之步驟輸出上述第二錯誤更正碼狀態；與上述輸出上述第二錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第一部份建立一第三錯誤更正碼處理資料；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；自上述頁面緩衝器之上述第一部份輸出上述第三錯誤更正碼處理資料；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料在上述資料緩衝器之上述第二部份中建立一第四錯誤更正碼處理資料； 自上述第三錯誤更正碼處理資料之上述第三錯誤更正碼狀態且於上述建立上述第四錯誤更正碼處理資料之步驟時，判斷一第三資料之一第四錯誤更正碼狀態，上述第三資料包括上述第三錯誤更正碼處理資料以及上述第四錯誤更正碼處理資料；儲存上述第四錯誤更正碼狀態；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第二連續頁面之資料；以及自上述頁面緩衝器之上述第二部份輸出上述第四錯誤更正碼處理資料，並自上述儲存上述第四錯誤更正碼狀態之步驟輸出上述第四錯誤更正碼狀態。
6. 一種記憶體讀取方法，適用於自一數位記憶體裝置連續讀取資料，其中上述數位記憶體裝置包括相互耦接之一非及閘快閃式記憶體陣列以及一頁面緩衝器，上述頁面緩衝器至少被劃分為一第一部份以及一第二部份，包括：自上述非及閘快閃式記憶體陣列存取一第一頁面之一第一資料；自上述第一資料於上述頁面緩衝器之上述第一部份中建立一第一錯誤更正碼處理資料；判斷上述第一錯誤更正碼處理資料之一第一錯誤更正碼狀態；輸出上述第一錯誤更正碼狀態；在上述輸出上述第一錯誤更正碼狀態之步驟之後，自上述 頁面緩衝器之上述第一部份輸出上述第一錯誤更正碼處理資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述非及閘快閃式記憶體陣列存取一第一連續頁面資料；與上述輸出上述第一錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一資料於上述頁面緩衝器之上述第二部份中建立一第二錯誤更正碼處理資料；決定一第二錯誤更正碼處理資料之一第二錯誤更正碼狀態；輸出上述第二錯誤更正碼狀態；上述輸出上述第二錯誤更正碼狀態之步驟之後，自上述頁面緩衝器之上述第二部份輸出上述第二錯誤更正碼處理資料；與上述輸出上述第二錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第一部份建立一第三錯誤更正碼處理資料；判斷上述第三錯誤更正碼處理資料之一第三錯誤更正碼狀態；輸出上述第三錯誤更正碼狀態；在上述輸出上述第三錯誤更正碼狀態之步驟之後，自上述頁面緩衝器之上述第一部份輸出上述第三錯誤更正碼處理資料；與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之 時間中，自上述非及閘快閃式記憶體陣列存取一第二連續頁面之資料；以及與上述輸出上述第三錯誤更正碼處理資料之步驟相重疊之時間中，自上述第一連續頁面之資料於上述頁面緩衝器之上述第二部份建立一第四錯誤更正碼處理資料。
7. 如申請專利範圍第6項所述之記憶體讀取方法，更包括：與上述輸出上述第一錯誤更正碼狀態之步驟同時，輸出對應上述第一錯誤更正碼處理資料之一第一備用區域；與上述輸出上述第二錯誤更正碼狀態之步驟同時，輸出對應上述第二錯誤更正碼處理資料之一第二備用區域；以及與上述輸出上述第三錯誤更正碼狀態之步驟同時，輸出對應上述第三錯誤更正碼處理資料之一第三備用區域。