TW202009695A - 資料儲存裝置及其共享控制器中記憶體的方法 - Google Patents

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Abstract

一種資料儲存裝置及其共享控制器中記憶體的方法。所述資料儲存裝置包括非揮發性記憶體，以及電性耦接於非揮發性記憶體的控制器。控制器包括存取介面、容錯式磁碟陣列錯誤更正碼引擎以及中央處理器。中央處理器具有第一記憶體以用來儲存暫時資料，容錯式磁碟陣列錯誤更正碼引擎具有第二記憶體，並當第二記憶體有未被完全使用到時，控制器是將第二記憶體的未使用的記憶體空間映射到第一記憶體下，以虛擬成為第一記憶體的一部份，使得中央處理器也就能夠利用第二記憶體的未使用的記憶體空間來儲存暫時資料。

Description

資料儲存裝置及其共享控制器中記憶體的方法
本發明是有關於一種資料儲存裝置，且特別是一種資料儲存裝置及其共享控制器中記憶體的方法。
一般來說，資料儲存裝置是由控制器（Controller）與非揮發性記憶體，例如快閃記憶體（Flash Memory）所構成，控制器又主要包括中央處理器（Central Processing Unit，CPU），且中央處理器具有自己的記憶體，例如CPU記憶體以用來儲存資料或程式。然而，由於CPU記憶體通常為固定大小，所以只要中央處理器所欲儲存的資料或程式大於CPU記憶體的可用空間時，中央處理器就會將該資料或程式改存在控制器外的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）中，但中央處理器存取外部DRAM上的速度遠比於存取內部CPU記憶體上的速度慢許多，以致於造成整體系統效能下降。
有鑑於此，本發明之目的在於提出一種資料儲存裝置及其共享控制器中記憶體的方法。為達上述目的，本發明實施例提供一種資料儲存裝置，所述資料儲存裝置包括非揮發性記憶體，以及電性耦接於非揮發性記憶體的控制器。控制器包括存取介面（Access Interface）、容錯式磁碟陣列（Redundant Array of Independent Disks，RAID）錯誤更正碼（Error Correcting Code， ECC）引擎以及中央處理器。存取介面耦接於主機（Host）與非揮發性記憶體，RAID ECC引擎主要用來進行錯誤更正程序，中央處理器則用來解讀由主機所下達的寫入/讀取命令，並且控制存取介面去對非揮發性記憶體作使用者資料的存取。中央處理器具有第一記憶體以用來儲存暫時資料，RAID ECC引擎具有第二記憶體，並當第二記憶體有未被完全使用到時，控制器是將第二記憶體的未使用的記憶體空間映射到第一記憶體下，以虛擬成為第一記憶體的一部份，使得中央處理器也就能夠利用第二記憶體的未使用的記憶體空間來儲存暫時資料。
此外，本發明實施例另提供一種共享控制器中記憶體的方法，所述方法適用於前述資料儲存裝置中，且其包括如下步驟。首先，由中央處理器發出至少一控制信號給RAID ECC引擎。接著，根據控制信號，RAID ECC引擎來把第二記憶體的未使用的記憶體空間映射到中央處理器的第一記憶體下，以虛擬成為第一記憶體的一部份，使得中央處理器也就能夠利用第二記憶體的未使用的記憶體空間來儲存暫時資料。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
在下文中，將藉由圖式說明本發明之各種實施例來詳細描述本發明。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。此外，在圖式中相同參考數字可用以表示類似的元件。
首先，請參閱圖1，圖1是本發明實施例所提供的資料儲存裝置的功能方塊示意圖。資料儲存裝置1包括非揮發性記憶體110與控制器120。在本實施例中，非揮發性記憶體110包括多個區塊（未繪示），每一區塊又包含複數個頁面（Pages），且頁面即為編程（Program）的最小單元。也就是說，頁面為寫入或讀取資料時的最小單元，且一條字線（Word Line）可控制一個以上的頁面。另外，區塊為資料抹除的最小單元。因此，區塊依據其功能又可區分為閒置（Spare）區塊、主動（Active）區塊與資料區塊，其中閒置區塊為可被選取並寫入資料的區塊，主動區塊為已被選取並正在寫入資料的區塊，資料區塊則為完成資料寫入且不能再寫入資料的區塊。需說明的是，本發明並不限制區塊及頁面的具體實現方式，本技術領域中具有通常知識者應可依據實際需求或應用來進行相關設計。此外，在本實施例中，非揮發性記憶體110較佳是以快閃記憶體來實現，但本發明亦不以此為限制。
控制器120電性耦接於非揮發性記憶體110，並且用來控制非揮發性記憶體110內的資料存取。必須瞭解的是，資料儲存裝置1通常是會與主機2一起使用，並且根據主機2所下達的寫入/讀取命令，來將使用者資料寫入到非揮發性記憶體110中，或者從非揮發性記憶體110中讀取使用者資料。因此，在本實施例中，控制器120較佳相應為快閃記憶體控制器，且其主要包括中央處理器124、存取介面121以及RAID ECC引擎123。如同前面內容所述，中央處理器124較佳可具有自己的記憶體，例如CPU記憶體1241以用來儲存資料或程式，在本實施例中將CPU記憶體1241所儲存的資料或程式簡稱為暫時資料，而且為了方便以下說明，本實施例是將中央處理器124與CPU記憶體1241作分開繪製，但本技術領域中具有通常知識者應可理解的是，CPU記憶體1241則實際涵蓋在中央處理器124內。
存取介面121耦接於主機2與非揮發性記憶體110，中央處理器124則用來解讀由主機2所下達的寫入/讀取命令以產生操作命令，並且依據操作命令來控制存取介面121去對非揮發性記憶體110作使用者資料的存取。另外，在本實施例中，控制器120更可包括資料緩存器（Data Buffer）122，耦接於存取介面121、RAID ECC引擎123與非揮發性記憶體110，並且用來暫存自於主機2或非揮發性記憶體110的使用者資料。然而，除了使用者資料外，資料緩存器122較佳也可用來暫存中央處理器124運作所需的在系統編程（In-System Programming，ISP）或邏輯至物理位址（Logical-to-Physical Address）映射表等，但本發明皆不以此為限制。此外，在本實施例中，資料緩存器122即可例如為靜態隨機存取記憶體（Static Random Access Memory，SRAM）或可快速存取的RAM。
RAID ECC引擎123耦接於中央處理器124、資料緩存器122與非揮發性記憶體110，並且主要用來對使用者資料進行錯誤更正程序。在本實施例中，RAID ECC引擎123所進行的錯誤更正程序也就是指互斥或（Exclusive OR，XOR）邏輯運算，且其依據功能又可區分為作編碼或解碼運算。因此，在圖1中，不同的運算路徑（Path）將會用以不同鏈線作表示，並且應當理解的是，解碼運算也就是提供錯誤偵測與更正，或者資料回復（Recovery）等功能。另外，在本實施例中，資料儲存裝置1更可包括動態隨機存取記憶體（DRAM）130，被配置在控制器120外，並且同樣可用來讓中央處理器124作儲存暫時資料。然而，除了DRAM 130外，中央處理器124亦可透過主機記憶體緩存器（Host Memory Buffer，HMB）功能來利用主機2內的DRAM（未繪示），以儲存資料儲存裝置1運作所需的資料或程式。總而言之，由於中央處理器124所儲存暫時資料到外部DRAM的源由已如同前述內容所陳，故於此就不再多加贅述。
在本實施例中，RAID ECC引擎123較佳也具有自己的記憶體，例如隨機存取記憶體（RAM）1231，並且當主機2要寫使用者資料到非揮發性記憶體110時，控制器120同時也將該使用者資料送入RAID ECC引擎123中作編碼運算，直到一頁面群組（Page Group）的使用者資料，例如頁面0到頁面N-1的使用者資料完成送入後，RAID ECC引擎123就會產生與頁面0到頁面N-1的使用者資料相應的校驗碼（Parity Code），然後也將該校驗碼寫到非揮發性記憶體110中，亦即該校驗碼將可作為頁面N的資料，其中N為大於1的任意正整數。另外，如果使用者資料的管理單位為區段（Sector）而非頁面的話，例如一個頁面可包括多個區段，控制器120則將一區段群組的使用者資料，例如區段0到區段S-1的使用者資料，以及RAID ECC引擎123所產生與區段0到區段S-1的使用者資料相應的校驗碼，依序寫入到頁面0到頁面N的區段0到區段S中，其中S亦為大於1的任意正整數。然而，由於區段和頁面的資料管理方式類似，因此於下文內都將僅以頁面的例子作說明，但本發明並不以此為限制。
相對地，當控制器120要從非揮發性記憶體110中讀取使用者資料時，控制器120會根據預設的讀取參數來讀取頁面的使用者資料，並且利用其他錯誤更正碼，例如低密度奇偶校驗（Low Density Parity Check，LDPC）碼來對所讀取到的頁面的使用者資料進行更正錯誤操作。如果當控制器120讀取該頁面群組的某一頁面的使用者資料，例如頁面1的使用者資料，而發生LDPC碼無法更正錯誤時，控制器120就可將頁面群組中的頁面0、頁面2到頁面N-1的使用者資料以及頁面N的校驗碼從非揮發性記憶體110中讀出，再送入RAID ECC引擎123中作解碼運算，且解碼運算後所得到的資料便為已更正錯誤後的頁面1的使用者資料。然而，由於RAID ECC引擎123的運作原理將會在下文中經由各種實施例來作詳盡說明，因此有關上述細節於此就先不再多加贅述。
總而言之， RAID ECC引擎123要作編碼或解碼運算時，都會用到其內部RAM 1231來作運算值的暫存，且其內部RAM 1231的大小可例如為64KB，但是RAID ECC引擎123依據實際需求，例如頁面大小、校驗碼大小或使用的路徑數目等，來運作時所需的記憶體空間可能只要16KB或32KB，所以當RAM 1231的記憶體空間有未被完全使用到時，未使用（閒置）的記憶體空間就會形成系統資源的浪費。因此，如圖1的斜線框所示，本實施例將RAM 1231的未使用的記憶體空間映射到CPU記憶體1241下，也就是說將該未使用的記憶體空間作分享，並且將該未使用的記憶體空間位址映射到CPU記憶體1241的記憶體空間位址下，以虛擬成為CPU記憶體1241的一部份，即等同延伸（擴充）了CPU記憶體1241的記憶體空間。如此一來，中央處理器124也就能夠利用RAM 1231的未使用的記憶體空間來儲存暫時資料。換句話說，中央處理器124可利用的內部記憶體空間變大了，暫時資料除了可儲存在CPU記憶體1241外，也可儲存在RAID ECC引擎123的RAM 1231中，而不需儲存在控制器120外的DRAM 130中，這樣也就能夠減少中央處理器124所存取DRAM 130的頻率，並使整體系統效能提升。
接著，以下將再針對本實施例的RAID ECC引擎123的實現方式作進一步地介紹。請一併參閱圖2，圖2是圖1的資料儲存裝置中的RAID ECC引擎的功能方塊示意圖，其中圖2部分與圖1相同之元件以相同之圖號標示，故於此不再多加詳述其細節。在本實施例中，RAID ECC引擎123主要包括狀態機（State Machine）220、選擇器（Selector）230、控制暫存器（Control Register）240與M+1個運算電路210_0～210_M，其中M為大於1的任意正整數，且每一運算電路210_0～210_M包括一XOR邏輯運算單元、一頁面緩存器（Page Buffer）及一第一選擇器。例如，運算電路210_0包括XOR邏輯運算單元211_0、頁面緩存器212_0及第一選擇器213_0，以此類推，運算電路210_M包括XOR邏輯運算單元211_M、頁面緩存器212_ M及第一選擇器213_ M。可以理解的是，上述狀態機220、選擇器230、控制暫存器240、XOR邏輯運算單元211_0～211_M與第一選擇器213_0～213_M可以是通過純硬件電路來實現，或者是通過硬件電路搭配固件或軟件來實現，但本發明皆不以此為限制。
在本實施例中，控制暫存器240耦接於中央處理器124，並且用來接收自於中央處理器124的至少一控制信號及該暫時資料。另外，為了方便以下說明，本實施例將僅先以其中一個運算電路，例如運算電路210_0的例子來作介紹，但本技術領域中具有通常知識者應可瞭解到其他運算電路210_1～210_M的運作原理。如圖2所示，第一選擇器213_0具有兩輸入端0、1分別耦接於XOR邏輯運算單元211_0的輸出端與控制暫存器240，以及一輸出端耦接於頁面緩存器212_0。在本實施中，中央處理器124可藉由控制暫存器240控制（設定）第一選擇器213_0的選擇端（Sel）而選取輸入端0作為頁面緩存器212_0的輸入源以輸入資料，所以此時的輸入資料為XOR邏輯運算單元211_0的運算結果，且該運算結果可儲存至頁面緩存器212_0中。相對地，中央處理器124也可藉由控制暫存器240控制（設定）第一選擇器213_0的選擇端而選取輸入端1作為頁面緩存器212_0的輸入源以輸入資料，所以此時的輸入資料則改由控制暫存器240所提供自於中央處理器124的暫時資料，且該暫時資料同樣可儲存至頁面緩存器212_0中。也就是說，圖1中的RAM 1231即可例如是由圖2的這些頁面緩存器212_0～212_M所組成，並且當運算電路210_0不進行編碼或解碼運算時，亦即運算電路210_0的頁面緩存器212_0未被使用到，中央處理器124就可控制第一選擇器213_0以使得第一選擇器213_0的輸入端1作為頁面緩存器212_0的輸入源，如此一來，未被使用到的頁面緩存器212_0就可用來儲存自於中央處理器124的暫時資料，以藉此達到本發明的目的。
仔細地說，狀態機220耦接於控制暫存器240，並且用來控制RAID ECC引擎123是進行編碼或解碼運算，又或者是進入到閒置（Idle）或完成（Done）狀態。除此之外，狀態機220更可協助控制暫存器240控制（設定）第一選擇器213_0～213_M的選擇端以決定頁面緩存器212_0～212_M的輸入源，以及協助控制暫存器240控制選擇器230的選擇端以決定其輸出接口。在本實施例中，選擇器230則具有M+1個輸出端分別耦接於運算電路210_0～210_M的輸入端，以及一輸入端耦接於資料緩存器122或非揮發性記憶體110。因此，在本實施例中，中央處理器124也可藉由控制暫存器240控制（設定）選擇器230的選擇端，使得選擇器230的輸入端所接收到的使用者資料輸出至指定的運算電路210_0～210_M中，以執行後續的編碼或解碼運算。總而言之，控制暫存器240則不只用來控制（設定）第一選擇器213_0～213_M的選擇端外，也用來控制（設定）選擇器230的選擇端，並且更可用來控制狀態機220的運作。實作上，這些運算電路210_0～210_M的第一選擇器213_0～213_M即可分別較佳是以多工器（Multiplexer，MUX）來實現，且選擇器230則較佳是以解多工器（Demultiplexer，DeMUX）來實現，但本發明均不以此為限制。
接著，再請一併參閱圖3A至圖3C，圖3A至圖3C將用來詳盡解釋本實施例的RAID ECC引擎123的運作原理，其中圖3A與圖3B分別是圖2的RAID ECC引擎123所進行編碼及解碼運算時的示意圖，而圖3C是圖2的RAID ECC引擎123所進行共享記憶體時的示意圖。如圖3A所示，當主機2要寫使用者資料到非揮發性記憶體110時，中央處理器124會先將使用者資料暫存在資料緩存器122中，並將使用者資料輸出至RAID ECC引擎123。然後，中央處理器124藉由設定控制暫存器240以觸發狀態機220而指示RAID ECC引擎123來對使用者資料進行編碼運算。接著，控制暫存器240控制選擇器230，使得選擇器230的輸入端所接收到自於資料緩存器122的使用者資料，例如頁面0到頁面N-1的使用者資料，經由選擇器230的輸出端0而輸出至運算電路210_0。同時，控制暫存器240將運算電路210_0的第一選擇器213_0的選擇端設定為「0」，使得運算電路210_0的XOR邏輯運算單元211_0可對選擇器230所輸出的使用者資料與頁面緩存器212_0所暫存的編碼資料進行編碼運算（XOR邏輯運算），並且再將運算結果（新編碼資料）輸出至頁面緩存器212_0中以替代掉原本所暫存的編碼資料（舊編碼資料）。依照上述程序，運算電路210_0可依序收到由資料緩存器122所傳來的頁面0到頁面N-1的使用者資料，並且再由XOR邏輯運算單元211_0對頁面0到頁面N-1的使用者資料進行編碼運算，最後得到同為一個頁面大小的校驗碼，以完成整個編碼運算。最終，RAID ECC引擎123再將該校驗碼經由頁面緩存器212_0來寫到非揮發性記憶體110的頁面N中，或者是RAID ECC引擎123則輸出該校驗碼至資料緩存器122中，之後資料緩存器122再將頁面0到頁面N-1的使用者資料以及該校驗碼依序寫到非揮發性記憶體110的頁面0-N中。總而言之，本發明並不限制寫入使用者資料及該校驗碼到非揮發性記憶體110中的具體實現方式，而且上述所決定採用運算電路210_0來進行編碼運算也僅只是舉例，其並非用以限制本發明，中央處理器124應可依據實際需求或應用來決定是要由哪幾個運算電路來進行編碼運算。
相對地，如圖3B所示，假如當控制器120讀取頁面1的使用者資料而發生無法更正錯誤時，中央處理器124將會藉由設定控制暫存器240以觸發狀態機220而指示RAID ECC引擎123是進行解碼運算。然後，控制暫存器240控制選擇器230，使得選擇器230的輸入端所接收到自於非揮發性記憶體110的使用者資料，例如頁面0、頁面2到頁面N-1的使用者資料，以及頁面N的校驗碼，經由選擇器230的輸出端1而輸出至運算電路210_1。同時，控制暫存器240將運算電路210_1的第一選擇器213_1的選擇端設定為「0」，使得運算電路210_1的XOR邏輯運算單元211_1對選擇器230所輸出的資料與頁面緩存器212_1所暫存的解碼資料進行解碼運算（XOR邏輯運算），並且再將運算結果（新解碼資料）輸出至頁面緩存器212_1中以替代掉原本暫存的解碼資料（舊解碼資料）。依照上述程序，運算電路210_1可依序收到由非揮發性記憶體110所傳來的頁面0的使用者資料、頁面N的校驗碼，以及頁面2到頁面N-1的使用者資料，並且再由XOR邏輯運算單元211_0對上述資料進行解碼運算，最後得到同為一個頁面大小的解碼資料，而此解碼資料便為已更正錯誤後的頁面1的使用者資料，以完成整個解碼運算。最終，RAID ECC引擎123再將已更正錯誤後的頁面1的使用者資料輸出至資料緩存器122，並替代掉資料緩存器122所暫存的（錯誤的）頁面1的使用者資料。另外，在其它實施例中，頁面0、頁面2到頁面N-1的使用者資料以及頁面N的校驗碼亦可先傳送至資料緩存器122中，然後再由資料緩存器122送到RAID ECC引擎123作解碼運算，但本發明皆不以此為限制。總而言之，由於RAID ECC引擎123所進行編碼或解碼運算的運作原理已為本技術領域中具有通常知識者所習知，因此有關上述細節於此就不再多加贅述。當然，如果控制器120讀取頁面1的使用者資料而未發生無法更正錯誤的話，中央處理器124也就無需設定控制暫存器240，或是可設定控制暫存器240使得RAID ECC引擎123進入到省電模式。
再者，如圖3C所示，當運算電路210_2未被使用到時，中央處理器124則通過設定控制暫存器240以控制第一選擇器213_2，使得第一選擇器213_2的輸入端1作為頁面緩存器212_2的輸入源，亦即圖3C的第一選擇器213_2的選擇端設定為「1」，這樣中央處理器124所要儲存的暫時資料就可經由控制暫存器240而傳送到第一選擇器213_2的輸入端1，以寫入到頁面緩存器212_2中。類似地，中央處理器124也只需經由控制暫存器240就可讀到頁面緩存器212_2中的該暫時資料。也就是說，只要是本實施例所沒有使用到的頁面緩存器都可通過設定控制暫存器240來轉換成中央處理器124所能存取的路徑，亦即把那些沒有用到的頁面緩存器作分享並映射到中央處理器124的CPU記憶體1241下，以達到擴充CPU記憶體1241的效果，並進而提升整體系統效能。當然，如果這時RAID ECC引擎123不需進行編碼或解碼運算的話，本實施例也就不用控制（設定）選擇器230。另外，本實施例所有的路徑，即編碼運算的路徑、解碼運算的路徑，以及中央處理器124所能存取暫時資料的路徑都可通過控制暫存器240來作設定，因此，只要不是選擇到同一頁面緩存器的話，所有路徑就都可同時運行。
最後，為了更進一步說明關於資料儲存裝置1所共享RAID ECC引擎123中記憶體的運作流程，本發明進一步提供其方法的一種實施方式。因此，請一併參閱圖4，圖4是本發明實施例所提供共享控制器中記憶體的方法的流程示意圖。需說明的是，圖4的方法是可以適用於圖1的資料儲存裝置1中，但本發明亦不限制圖4的方法僅能夠適用於圖1的資料儲存裝置1中。如圖4所示，在步驟S410中，由中央處理器124發出至少一控制信號給RAID ECC引擎123。接著，在步驟S420中，根據控制信號，RAID ECC引擎123來把RAM 1231的未使用的記憶體空間映射到中央處理器124的CPU記憶體1241下，以虛擬成為CPU記憶體1241的一部份，使得中央處理器124也就能夠利用RAM 1231的未使用的記憶體空間來儲存暫時資料。由於詳盡細節亦如同前述內容所述，故於此就不再多加贅述。
綜上所述，本發明實施例所提供的資料儲存裝置及其共享控制器中記憶體的方法，可以是把RAID ECC引擎的記憶體作分享，並且映射到中央處理器的記憶體下，以達到擴充中央處理器的記憶體的效果，而且中央處理器所欲儲存的暫時資料就無需放在控制器外的DRAM中，這樣也就能夠減少中央處理器所存取外部DRAM的頻率，並進而提升整體系統效能。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
1‧‧‧資料儲存裝置110‧‧‧非揮發性記憶體120‧‧‧控制器121‧‧‧存取介面122‧‧‧資料緩存器123‧‧‧RAID ECC引擎1231‧‧‧隨機存取記憶體124‧‧‧中央處理器1241‧‧‧CPU記憶體130‧‧‧動態隨機存取記憶體2‧‧‧主機210_0～210_M‧‧‧運算電路211_0～211_M‧‧‧XOR邏輯運算單元212_0～212_M‧‧‧頁面緩存器213_0～213_M‧‧‧第一選擇器220‧‧‧狀態機230‧‧‧選擇器240‧‧‧控制暫存器S410～S420‧‧‧流程步驟
圖1是本發明實施例所提供的資料儲存裝置的功能方塊示意圖； 圖2是圖1的資料儲存裝置中的RAID ECC引擎的功能方塊示意圖； 圖3A是圖2的RAID ECC引擎所進行編碼運算時的示意圖； 圖3B是圖2的RAID ECC引擎所進行解碼運算時的示意圖； 圖3C是圖2的RAID ECC引擎所進行共享記憶體時的示意圖； 圖4是本發明實施例所提供共享控制器中記憶體的方法的流程示意圖。
1‧‧‧資料儲存裝置
110‧‧‧非揮發性記憶體
120‧‧‧控制器
121‧‧‧存取介面
122‧‧‧資料緩存器
123‧‧‧RAID ECC引擎
1231‧‧‧隨機存取記憶體
124‧‧‧中央處理器
1241‧‧‧CPU記憶體
130‧‧‧動態隨機存取記憶體
2‧‧‧主機

Claims (8)

  1. 一種資料儲存裝置，包括： 一非揮發性記憶體；以及 一控制器，電性耦接於該非揮發性記憶體，並且包括： 一存取介面（Access Interface），耦接於一主機（Host）與該非揮發性記憶體； 一容錯式磁碟陣列（Redundant Array of Independent Disks，RAID）錯誤更正碼（Error Correcting Code，ECC）引擎，主要用來進行一錯誤更正程序；以及 一中央處理器（Central Processing Unit，CPU），用來解讀由該主機所下達的寫入/讀取命令，並且控制該存取介面去對該非揮發性記憶體作使用者資料的存取，其中該中央處理器具有一第一記憶體以用來儲存暫時資料，該容錯式磁碟陣列錯誤更正碼引擎則具有一第二記憶體，並當該第二記憶體有未被完全使用到時，該控制器是將該第二記憶體的未使用的記憶體空間映射到該第一記憶體下，以虛擬成為該第一記憶體的一部份，使得該中央處理器也就能夠利用該第二記憶體的該未使用的記憶體空間來儲存該暫時資料。
  2. 如請求項第1項所述的資料儲存裝置，其中該控制器更包括： 一資料緩存器（Data Buffer），耦接於該存取介面、該容錯式磁碟陣列錯誤更正碼引擎與該非揮發性記憶體，用來暫存自於該主機或該非揮發性記憶體的該使用者資料。
  3. 如請求項第2項所述的資料儲存裝置，其中該容錯式磁碟陣列錯誤更正碼引擎包括： 一控制暫存器（Control Register），耦接於該中央處理器，並且用來接收自於該中央處理器的至少一控制信號及該暫時資料；以及 多個運算電路，且每一該些運算電路包括： 一互斥或（Exclusive OR，XOR）邏輯運算單元； 一頁面緩存器（Page Buffer）；以及 一第一選擇器（Selector），具有兩輸入端分別耦接於該互斥或邏輯運算單元的輸出端與該控制暫存器，以及一輸出端耦接於該頁面緩存器，其中該中央處理器是藉由該控制暫存器控制該第一選擇器以決定該頁面緩存器的輸入源，使得該頁面緩存器用來儲存自於該互斥或邏輯運算單元的運算結果，或者用來儲存自於該中央處理器的該暫時資料。
  4. 如請求項第3項所述的資料儲存裝置，其中該錯誤更正程序區分為作一編碼（Encode）或一解碼（Decode）運算，且該容錯式磁碟陣列錯誤更正碼引擎更包括： 一狀態機（State Machine），耦接於該控制暫存器，並且用來控制該容錯式磁碟陣列錯誤更正碼引擎是進行該編碼或該解碼運算；以及 一第二選擇器，具有多個輸出端分別耦接於該些運算電路的輸入端，以及一輸入端耦接於該資料緩存器或該非揮發性記憶體，其中該中央處理器是藉由該控制暫存器控制該第二選擇器，使得該第二選擇器的該輸入端所接收到自於該資料緩存器或該非揮發性記憶體的該使用者資料，輸出至指定的該些運算電路的至少其中之一。
  5. 一種共享控制器中記憶體的方法，適用於一資料儲存裝置中，該資料儲存裝置包括一非揮發性記憶體，以及電性耦接於該非揮發性記憶體的該控制器，該控制器包括一存取介面、一容錯式磁碟陣列錯誤更正碼引擎以及一中央處理器，該存取介面耦接於一主機與該非揮發性記憶體，該容錯式磁碟陣列錯誤更正碼引擎主要用來進行一錯誤更正程序，該中央處理器則用來解讀由該主機所下達的寫入/讀取命令，並且控制該存取介面去對該非揮發性記憶體作使用者資料的存取，其中該中央處理器具有一第一記憶體以用來儲存暫時資料，該容錯式磁碟陣列錯誤更正碼引擎具有一第二記憶體，且該方法包括： 由該中央處理器發出至少一控制信號給該容錯式磁碟陣列錯誤更正碼引擎；以及 根據該控制信號，該容錯式磁碟陣列錯誤更正碼引擎來把該第二記憶體的的未使用的記憶體空間映射到該第一記憶體下，以虛擬成為該第一記憶體的一部份，使得該中央處理器也就能夠利用該第二記憶體的該未使用的記憶體空間來儲存該暫時資料。
  6. 如請求項第5項所述的方法，其中該控制器更包括： 一資料緩存器，耦接於該存取介面、該容錯式磁碟陣列錯誤更正碼引擎與該非揮發性記憶體，用來暫存自於該主機或該非揮發性記憶體的該使用者資料。
  7. 如請求項第6項所述的方法，其中該容錯式磁碟陣列錯誤更正碼引擎包括： 一控制暫存器，耦接於該中央處理器，並且用來接收自於該中央處理器的至少一控制信號及該暫時資料；以及 多個運算電路，且每一該些運算電路包括： 一互斥或邏輯運算單元； 一頁面緩存器；以及 一第一選擇器，具有兩輸入端分別耦接於該互斥或邏輯運算單元的輸出端與該控制暫存器，以及一輸出端耦接於該頁面緩存器，其中該中央處理器是藉由該控制暫存器控制該第一選擇器以決定該頁面緩存器的輸入源，使得該頁面緩存器用來儲存自於該互斥或邏輯運算單元的運算結果，或者用來儲存自於該中央處理器的該暫時資料。
  8. 如請求項第7項所述的方法，其中該錯誤更正程序區分為作一編碼或一解碼運算，且該容錯式磁碟陣列錯誤更正碼引擎更包括： 一狀態機，耦接於該控制暫存器，並且用來控制該容錯式磁碟陣列錯誤更正碼引擎是進行該編碼或該解碼運算；以及 一第二選擇器，具有多個輸出端分別耦接於該些運算電路的輸入端，以及一輸入端耦接於該資料緩存器或該非揮發性記憶體，其中該中央處理器是藉由該控制暫存器控制該第二選擇器，使得該第二選擇器的該輸入端所接收到自於該資料緩存器或該非揮發性記憶體的該使用者資料，輸出至指定的該些運算電路的至少其中之一。
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