JP2021163352A - 半導体記憶装置および読出し方法 - Google Patents

半導体記憶装置および読出し方法 Download PDF

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Abstract

【課題】 読出し動作時のＥＣＣの処理時間の短縮を図ることができる半導体記憶装置を提供する。
【解決手段】 本発明のフラッシュメモリ１００は、メモリセルアレイ１１０と、
メモリセルアレイ１１０の選択ページから読み出されたデータを保持するページバッファ／センス回路１７０と、ページバッファ／センス回路１７０からデータを受け取り、当該データのエラー位置情報を保持するエラーレジスタ１３６と、列アドレスに基づきページバッファ／センス回路１７０からデータを選択し、選択したデータをデータバス２００に出力する出力手段と、エラー位置情報に基づきデータバス２００のデータを訂正するエラー訂正部１３８とを有する。
【選択図】 図５

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に、読出し時のエラー検出・訂正に関する。
外部クロック信号に同期してデータを入出力するシリアルペリフェラルインターフェース（ＳＰＩ）を搭載したＮＡＮＤ型のフラッシュメモリでは、ページを連続的に読み出す機能を備えるものがある。ページの連続読出しでは、メモリセルアレイの選択ページから読出したデータをページバッファ／センス回路の一方のラッチに保持する間に、他方のラッチ回路に保持された前ページの読出しデータの出力を可能にしている（例えば、特許文献１、２、３等）。
特許５３２３１７０号公報 特許５６６７１４３号公報 米国特許出願ＵＳ２０１４／０１０４９４７Ａ１
ＮＡＮＤ型フラッシュメモリでは、データのプログラムや消去が繰り返されることで、トンネル絶縁膜の劣化等により電荷保持特性が悪化したり、トンネル絶縁膜にトラップされた電荷によりしきい値変動が生じ、ビットエラーを引き起こす。このようなビットエラー対策として、エラー検出訂正回路（ＥＣＣ回路）が搭載されている。
図１に、従来のオンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリ１０は、メモリセルアレイ２０と、ページバッファ／センス回路３０と、エラー検出訂正回路（以下、ＥＣＣ回路）４０と、入出力回路５０とを含む。ＥＣＣ回路４０は、転送回路４２、ＥＣＣコア４４、エラーレジスタ４６および書込み回路４８を含む。
読出し動作では、メモリセルアレイ２０の選択ページから読み出されたデータがページバッファ／センス回路３０に保持され、ページバッファ／センス回路３０に保持されたバイト単位のデータが転送回路４２を介してＥＣＣコア４４へ転送される。ＥＣＣコア４４は、転送されたデータのＥＣＣ演算を行い、その演算から得られたエラー情報がエラーレジスタ４６に保持される。書込み回路４８は、エラーレジスタ４６に保持されたエラー情報に基づき、訂正されたデータをページバッファ／センス回路３０に書き戻す。こうして、１ページのＥＣＣ処理の終了後、ページバッファ／センス回路３０に保持されたデータが列アドレスに従いデータバス６０に読み出され、読み出されたデータが外部入出力回路５０に提供される。入出力回路５０は、図示しない入出力端子から読出しデータを出力する。
図２Ａ、図２Ｂに、ページの連続読出しを行うときのタイミングチャートを示す。ページバッファ／センス回路３０は、２つのラッチＬ１、Ｌ２（１つのラッチは、例えば２ＫＢのページデータを保持）を含み、ラッチＬ１、Ｌ２は、それぞれ第１のキャッシュＣ０と第２のキャッシュＣ１（１つのキャッシュは、例えば１ＫＢ）とを含む。ラッチＬ１の第１のキャッシュＣ０および第２のキャッシュＣ１で保持されたデータは、ラッチＬ２の第１のキャッシュＣ０および第２のキャッシュＣ１にそれぞれ独立して転送される。
最初に、ページ０のアレイ読出しが行われ、ページ０のデータがラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に保持される（Ｐ０Ｃ０、Ｐ０Ｃ１）。次に、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１のデータがラッチＬ２の第１および第２のキャッシュＣ０、Ｃ１に転送され、第１および第２のキャッシュＣ０、Ｃ１のデータがＥＣＣコア４２によりＥＣＣ処理される。誤りが検出された場合には、書込み回路４８は、エラーレジスタ４６に保持されたエラー情報に従い訂正されたデータをラッチＬ２の第１、第２のキャッシュＣ０、Ｃ１に書込む。
連続読出しでは、行アドレスカウンタが自動的にインクリメントされ、次のページ１の読出しが行われ、読み出されたデータがラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に転送される。この間、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０へ転送され、入出力回路５０に保持されたデータは、外部から供給される外部クロック信号ＥｘＣＬＫに同期して出力される。次に、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０から外部クロック信号ＥｘＣＬＫに同期して出力され、この間、ラッチＬ１の第１のキャッシュＣ０のデータがラッチＬ２に転送され、かつＥＣＣ回路４０によりＥＣＣ処理が行われる。
ラッチＬ１の第２のキャッシュＣ１のデータがラッチＬ２に転送され、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０から出力される間に、第２のラッチＬ２の第２のキャッシュＣ１のデータがＥＣＣ処理され、次いで、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０から出力される間に、次のページ２がアレイから読み出され、ラッチＬ１の第１および第２のキャッシュＣ０、Ｃ１に転送され、かつ第１のキャッシュＣ０のデータがラッチＬ２に転送され、ＥＣＣ処理される。
こうして、ラッチＬ２からデータを出力しながらメモリセルアレイのページの連続読出しが行われ、その間、第１のキャッシュＣ０のデータを出力する間に第２のキャッシュＣ１のＥＣＣ処理が行われ、第２のキャッシュＣ１のデータを出力する間に第１のキャッシュＣ０のＥＣＣ処理が行われる。
メモリセルアレイの読出しは、決められたタイミングにより内部クロック信号に同期して行われ、他方、読出しデータの出力は、内部クロック信号と非同期の外部クロック信号ＥｘＣＬＫに同期して行われる。それ故、ページの連続読出し動作には、以下の数式（１）で示される制約がある。
ｔＰＲＥ＋ｔＤＩＳ＋ｔＥＣＣ＜ｔＤＯＵＴ・・・（１）
ｔＰＲＥ：ビット線のプリチャージ時間、
ｔＤＩＳ：メモリセルの放電時間
ｔＥＣＣ；１／２ページのＥＣＣ処理時間
ｔＤＯＵＴ：１ページのデータ出力時間である。
ｔＰＲＥとｔＤＩＳは一定であり、高速読出しのために外部クロック信号ＥｘＣＬＫの周波数を高くすると、ｔＤＯＵＴが小さくなり、それに応じてｔＥＣＣを小さくしなければならない。例えば、２ＫＢのページデータを読み出すとき、ｔＰＲＥ＋ｔＤＩＳは、約１６．２μｓである。外部クロック信号ＥｘＣＬＫの周波数が１６６ＭＨｚであり、×４の外部端子から１ページのデータを出力する場合、ｔＤＯＵＴは、約２４．６μｓである。
数式（１）より、ＥＣＣ処理時間は、数式（２）の制約を有する。
ｔＥＣＣ＜８．４μｓ・・・（２）
ＥＣＣ回路が１ビットのエラー検出・訂正を行う場合にはハミングコードを用いることができ、この処理時間は比較的短いため、外部クロック信号ＥｘＣＬＫの周波数には余裕がある。他方、複数ビットのエラー検出・訂正を行う場合には、ＢＣＨコードを必要とし、ＢＣＨコードの処理には、ハミングコードの処理よりも長い時間を必要とする。この場合、数式（２）のＥＣＣ処理時間（ｔＥＣＣ）がボトルネックになり得る。
図３は、従来のＢＣＨコードをデコードするときのフローを例示する。一例として、１ページ（２ＫＢ）は、２つのキャッシュＣ０、Ｃ１から構成され、１つのキャッシュは、２つのセクターから構成される。ＥＣＣは、セクター単位（例えば、５１２バイト）で行われ、１つのキャッシュは、２回のＥＣＣ処理を必要とし、ＢＣＨコードにより１キャッシュ当たり４ビットのエラー検出・訂正を可能にする。また、ＥＣＣ処理は、ＥＣＣクロック信号に同期して行われ、そのクロック周波数を５０ＭＨｚとする。
ステップ１：第１および第２のセクターから読み取ったデータのシンドロームを評価する。このステップは、転送回路４２を介してページバッファ／センス回路３０をアクセスし、そこからデータを読み出す処理を含み、セクター当たり１４０のクロックサイクルを要する。
ステップ２：第１のセクターのシンドロームの評価後、第１のセクターのエラー位置多項式（ＥＬＰ）を計算し、第２のセクターのシンドロームの評価後に第２のセクターの第２のエラー位置多項式（ＥＬＰ）を計算する。この計算には、それぞれ８１クロックサイクルを要する。
ステップ３：第１のセクターのＥＬＰの根を計算し、そのエラー位置を決定し、第２のセクターのＥＬＰの根を計算し、そのエラー位置を決定する。これらの計算には、それぞれ１３５クロックサイクルを要する。
ステップ４：エラー位置に基づき、ページバッファ／センス回路に訂正されたデータを書き戻す。この処理に２０クロックサイクルを要する。
第１および第２のセクターのステップ１ないしステップ４の処理は、同一のステップが重複しなければ並列に行うことができる。１つのキャッシュのＥＣＣ処理には、５１６クロックサイクルを必要とし、時間に換算すると、ｔＥＣＣ＝１０．３２μｓである。
ハミングコードを用いる場合には、ＢＣＨコードのときのステップ２、３は不要であり、全体として２８８のクロックサイクル（ＥＣＣ＝５．８μｓ）を必要とする。従って、ハミングコードであれば、数式（２）に示すｔＥＣＣ＜８．４μｓの制約を満足することができる。しかしながら、ＢＣＨコードの場合には、ｔＥＣＣ（＝１０．３２）＞８．４μｓとなり、ｔＥＣＣ＜８．４μｓの制約を満足することができない。つまり、ｔＥＣＣ＝１０．３２μｓのときの外部クロック信号ＥｘＣＬＫの最大周波数は、１５４．４ＭＨｚであり、１６６ＭＨｚの外部クロック信号ＥｘＣＬＫを用いた高速読出しを行うことはできない。図２Ｂに示すハッチングで示す矩形領域は、ｔＥＣＣ＝１０．３２μｓが制約を満足していない状態を示している。
このように、従来のフラッシュメモリにおいて連続読出しを行うとき、ＥＣＣ処理時間が長いと、外部クロック信号ＥｘＣＬＫの周波数に制約が生じ、高速読出しを行うことができないという課題がある。
本発明は、このような従来の課題を解決し、読出し動作時のＥＣＣの処理時間の短縮を図ることができる半導体記憶装置および読出し方法を提供することを目的とする。
本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択ページから読み出されたデータを保持するページバッファ／センス回路と、ページバッファ／センス回路に保持されたデータを受け取り、当該データのエラー位置を検出し、検出したエラー位置に関するエラー位置情報を保持するエラー検出手段と、列アドレスに基づき前記ページバッファ／センス回路からデータを選択し、選択したデータをデータバスに出力する出力手段と、前記エラー位置情報に基づき前記データバス上のデータを訂正する訂正手段とを有する。
ある実施態様では、前記訂正手段は、前記エラーの位置情報に基づきデータバス上のデータを反転する。ある実施態様では、前記訂正手段は、前記エラーの位置情報と前記列アドレスとを比較し、比較結果に基づきエラービット位置に対応する前記データバス上のデータを訂正する。ある実施態様では、前記エラー検出手段は、複数ビットのエラーの位置を検出する。ある実施態様では、前記訂正手段は、ページの連続読出しが行われるときに実施される。ある実施態様では、前記ページバッファ／センス回路は、前記メモリセルアレイから読み出されたページデータを保持する第１の保持手段と、第１の保持手段で保持されたページデータを受け取る第２の保持手段とを有し、第１および第２の保持手段の各々は、独立にデータ転送可能な第１の部分と第２の部分とを含み、第１の部分および第２の部分は、１／２ページのデータを保持可能であり、ページの連続読出しが行われるとき、前記第２の保持手段の第１の部分のデータが外部に出力される間に前記第２の保持手段の第２の部分のデータのエラー検出および訂正が行われ、前記第２の保持手段の第２の部分のデータが外部に出力される間に前記第２の保持手段の第１の部分のデータのエラー検出および訂正が行われる。ある実施態様では、ページの連続読出しが行われるとき、外部から入力されたクロック信号に同期してデータが外部に出力される。ある実施態様では、ページの連続読出しは、ｔＰＲＥ＋ｔＤＩＳ＋ｔＥＣＣ＜ｔＤＯＵＴの条件を満足する（ｔＰＲＥは、ビット線のプリチャージ時間、ｔＤＩＳは、メモリセルの放電時間、ｔＥＣＣは、１／２ページのエラー検出および訂正の時間、ｔＤＯＵＴは、１ページのデータ出力時間）。ある実施態様では、前記出力手段は、ページバッファ／センス回路から選択されたｎビットのデータをｎ個の差動センスアンプに提供し、前記訂正手段は、前記差動センスアンプから出力されるデータを反転する。
本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、読出し動作時に、ページバッファ／センス回路に保持されたデータを受け取り、当該データのエラー位置を検出するステップと、検出したエラー位置に関するエラー位置情報を保持するステップと、列アドレスに基づき前記ページバッファ／センス回路からデータを選択し、選択したデータをデータバスに出力するステップと、前記エラー位置情報に基づき前記データバス上のデータを訂正するステップと、訂正されたデータを外部に出力するステップとを含む。
ある実施態様では、前記訂正するステップは、前記エラー位置情報と前記列アドレスとを比較し、比較結果に基づきエラービット位置に対応する前記データバス上のデータを反転する。ある実施態様では、前記読出し動作は、ページの連続読出しである。ある実施態様では、前記エラー位置は、複数のエラー位置である。
本発明によれば、ページバッファ／センス回路から出力されたデータバス上のデータをエラー位置情報に基づき訂正するようにしたので、従来と比較してエラー検出・訂正に要する時間を短縮させ、これにより読出し時間を短縮することができる。また、ページの連続読出しを行う場合には、従来と比較して読出し速度を向上させることができる。
従来のオンチップＥＣＣを搭載するＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリにおいて連続読出しを行うときのタイミングチャートである。 従来のＮＡＮＤ型フラッシュメモリにおいて連続読出しを行うときのタイミングチャートである。 従来のＥＣＣ回路のＢＣＨのデコードのフローを例示する図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 本発明の第１の実施例に係るＥＣＣ回路の概略構成を示す図である。 本発明の第１の実施例に係るＥＣＣ回路のエラー訂正部の詳細を説明する図である。 本発明の第１の実施例に係るＥＣＣ回路のＢＣＨのデコードのフローを例示する図である。 本発明の第１の実施例による連続読出しを行うときのタイミングチャートである。 本発明の第２の実施例に係るエラー検出・訂正方法を説明する図である。 本発明の第２の実施例によるエラー検出・訂正方法の動作フローである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。
図４は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、ＳＰＩに対応したデータの入出力が可能な入出力回路１２０と、プログラムすべきデータや読み出されたデータのエラー検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや制御端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧生成回路１９０とを含んで構成される。
メモリセルアレイ１１０は、ｍ個の複数のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を含む。１つのブロックには、複数のＮＡＮＤストリングが形成される。メモリセルアレイ１１０は、基板表面に２次元的に形成されるものであってもよいし、基板表面から垂直方向に３次元的に形成されるものであってもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
ＥＣＣ回路１３０は、コマンドまたは出荷時の設定等により動作または非動作にすることが可能である。ＥＣＣ回路１３０は、メモリセルアレイ１１０から読出したデータのエラー検出・訂正を行い、あるいはメモリセルアレイ１１０にプログラムすべきデータの符号生成を行う。ＥＣＣ回路１３０は、シングルビットのエラー検出・訂正を行うものであってもよいし、マルチビットのエラー検出・訂正を行うものであってもよい。ＥＣＣ回路１３０の詳細は後述する。
コントローラ１５０は、ステートマシンあるいはマイクロコントローラを含み、フラッシュメモリの各動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇｍを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の全ての選択ワード線に０Ｖを印加し、Ｐウエルに高電圧の消去電圧を印加し、フローティングゲートの電子を基板に引き抜き、ブロック単位でデータを消去する。
ページバッファ／センス回路１７０は、図２に示したように２つのラッチＬ１、Ｌ２を含み、ラッチＬ１、Ｌ２は、それぞれが独立して動作可能な第１のキャッシュＣ０と第２のキャッシュＣ１とを含んで構成される。ラッチＬ１とラッチＬ２との間には、双方向のデータ転送を可能にする転送ゲートが接続され、転送ゲートをオンすることでラッチＬ１からラッチＬ２、あるいはラッチＬ２からラッチＬ１にデータが転送される。
メモリセルアレイの選択ページから読み出されたデータは、センスノードで感知され、感知されたデータがラッチＬ１に転送され、そこで保持される。ページの連続読出しを行うとき、メモリセルアレイの読出しおよびラッチＬ１とラッチＬ２との間のデータ転送は、内部クロック信号に同期して行われ、ラッチＬ２と入出力回路１２０との間のデータ転送、入出力回路１２０からのデータ出力は、外部から供給される外部クロック信号ＥｘＣＬＫに同期して行われ、ラッチＬ２とＥＣＣ回路１３０との間のデータ転送およびＥＣＣ回路の動作は、別の内部クロック信号もしくは外部から供給される外部クロック信号ＥｘＣＬＫを分周したクロックに同期して行われる。
列選択回路１８０は、列アドレスＡｙに基づきページ内のデータの読出し開始位置を選択したり、あるいは列アドレスを用いることなくページの先頭位置からデータを自動的に読み出す。さらに列選択回路１８０は、クロック信号に応答して列アドレスをインクリメントする列アドレスカウンタを含むようにしてもよい。
図５に、本実施例のＥＣＣ回路１３０の構成を示す。ＥＣＣ回路１３０は、ページバッファ／センス回路１７０に保持されたデータを読み出すための転送回路１３２、転送回路１３２で読み出されたデータを処理し、エラーを検出するＥＣＣコア１３４、ＥＣＣコア１３４により検出されたエラーのエラー位置情報を保持するエラーレジスタ１３６、エラーレジスタ１３６に保持されたエラー位置情報に基づきデータバス２００上に出力されたデータを訂正するエラー訂正部１３８を含む。エラーレジスタ１３６が保持するエラー位置情報は、エラーが存在するカラム位置とビット位置を識別することができる情報である。
本実施例のＥＣＣ回路１３０は、従来のようにページバッファ／センス回路をアクセスし、書込み回路により訂正されたデータをページバッファ／センス回路１７０に書き込むことで訂正を行うのではなく、ページバッファ／センス回路をアクセスすることなくページバッファ／センス回路１７０からデータバス２００に出力されたデータを反転することにより訂正を行う。
図６に、エラー訂正部１３８の構成例を示す。エラー訂正部１３８は、列アドレスＡｙとエラーレジスタ１３６が保持するエラー位置情報とを比較するアドレス比較部１３８Ａと、アドレス比較部１３８Ａから出力される反転制御信号に基づきデータバス２００上のデータを反転する機能を備えた反転回路１３８Ｂとを備える。
ページバッファ／センス回路１７０に保持されたデータを出力するとき、ページバッファ１７０に保持されたページデータの中からｎビットのデータが列アドレスＡｙをデコードした列選択信号ＹＳにより選択される。列選択信号ＹＳは、列選択回路１８０の列デコーダ１８２により生成される。ページバッファ／センス回路１７０から選択されたｎビットのデータは、差動データとしてｎ個の差動センスアンプ１８４のビット線対ＢＴ／ＢＢに入力され、差動センスアンプ１８４は、ビット線対ＢＴ／ＢＢの差動データを感知（センス）する。差動センスアンプ１８４により感知されたｎビットのデータは、反転回路１３８Ｂの対応するｎ個のＥｘＯＲ回路の一方にそれぞれ入力される。ＥｘＯＲの他方の入力には、アドレス比較部１３８Ａからの反転制御信号がそれぞれ入力される。
アドレス比較部１３８Ａは、エラーレジスタ１３６のエラー位置情報と、ページバッファ／センス回路１７０からデータを出力させるときの列アドレスＡｙとを比較し、両アドレスが一致する場合には、エラーレジスタ１３６のエラービット位置に対応するビット（ＥｘＯＲ）には、Ｈレベルの反転制御信号を出力し、エラービット位置に対応しないビット（ＥｘＯＲ）には、Ｌレベルの反転制御信号を出力する。また、両アドレスが一致しない場合には、全てのビット（ＥｘＯＲ）について、Ｌレベルの反転制御信号を出力する。こうして、ページバッファ／センス回路１７０から読み出されたデータは、エラーがある場合には、反転回路１３８Ｂで反転されることでエラーの訂正が行われ、読み出されたデータにエラーがない場合には、反転回路１３８Ｂで反転されることなくそのまま出力される。
反転回路１３８ＢのＥｘＯＲから出力されるｎビットのデータは、入出力回路１２０に供給される。入出力回路１２０は、複数のフリップフロップが接続されたパラレル／シリアル変換回路を含み、パラレル／シリアル変換回路は、入力されたｎビットのデータをｍ
個の直列データに変換し、変換された直列データは、ドライバ１２２を介してｍビットの入出力端子Ｉ／Ｏから外部に出力される。
ページの連続読出しでは、クロック端子に外部クロック信号ＥｘＣＬＫが供給され、外部クロック信号ＥｘＣＬＫは、図示しないタイミング制御回路に供給される。タイミング制御回路は、外部クロック信号ＥｘＣＬＫに同期する内部クロック信号を生成し、この内部クロック信号は、入出力回路１２０や差動センスアンプ１８４等に供給される。
列デコーダ１８２により１度に選択されるビット数ｎは、データバス２００のビット幅、すなわちビット線対ＢＴ／ＢＢの数に等しい。Ｉ／Ｏの端子数は任意であるが、Ｉ／Ｏの端子数がｍビットのとき、ｍ≦ｎであり、かつ、ｎは、ｍのｋ倍の関係にある（ｍ、ｋは、それぞれ１以上の整数）。
図７に、本実施例のＥＣＣ回路１３０のＢＣＨコードをデコードするフローを例示する。このフローは、図３に示す従来のＢＣＨコードのデコードのフローに対応し、ＥＣＣ回路１３０は、５０ＭＨｚのクロック信号を用いてＥＣＣ処理を実行し、１つのキャッシュは、第１および第２のセクターから構成される。ステップ１ないしステップ３までは、図３のフローと同様であるが、本実施例では、ステップ４を行わず、ステップ５を実施する。
ステップ５：ページバッファ／センス回路１７０からデータバス２００に出力されたデータを反転することでエラー訂正を実施する。
本実施例では、ステップ４のページバッファ／センス回路への書き戻しを行わない。つまり、ページバッファ／センス回路１７０をアクセスしない。それ故、ＥＣＣ回路１３０は、ステップ３の第１のセクターのＥＬＰの根までの処理をフォアグラウンドで行い、第２のセクターのＥＬＰの根の処理を、第１のセクターのエラー訂正期間中にバックグラウンドで行うことができる。ステップ１でページバッファ／センス回路１７０をアクセスした後は、ページバッファ／センス回路１７０への書込みは行われないため、ページバッファ／センス回路からのデータの読出しは、ＥＣＣ回路によるアクセスと競合しない。さらに、ステップ３で第１のセクターのエラー位置が決定されていれば、そのエラー位置情報を用いて即座にデータバス上のデータを訂正することができる。従って、ステップ３の第１のセクターのエラー位置の算出までをフォアグラウンドで処理し、その後、ページバッファ／センス回路１７０からデータバス２００へ第１のセクターのデータを出力させ、エラー訂正を行っている間に、ステップ３の第２のセクターのエラー位置の算出をバックグラウンドで処理する。
そうすると、ＥＣＣ回路１３０のフォアグラウンドの処理時間ｔＥＣＣ＿ＦＧは３５６クロックサイクルを必要とし、ｔＥＣＣ＿ＦＧ＝７．１２μｓであり、バックグラウンドの処理時間ｔＥＣＣ＿ＢＧは１４０サイクルを必要とし、ｔＥＣＣ＿ＢＧ＝２．８μｓとなる。ｔＥＣＣ＿ＦＧ＝７．１２μｓは、数式（２）で示すｔＥＣＣ＜８．４μｓの制約を満足する。ｔＥＣＣ＿ＦＧ＝７．１２μｓのとき、ｔＰＲＥ＋ｔＤＩＳ＋ｔＥＣＣ＿ＦＧ＝２３．３２μｓであり、これを外部クロック信号ＥｘＣＬＫの周波数に換算すると、外部クロック信号ＥｘＣＬＫの周波数を１７５．６ＭＨｚまで早くすることができる。言い換えれば、１７５．６ＭＨｚの外部クロック信号ＥｘＣＬＫを用いて、マルチビットＥＣＣを行いながらページの連続読出しを行うことが可能になる。
図８は、本実施例によるページの連続読出しを行うときのタイミングチャートを示す図である。コントローラ１５０は、入出力回路１２０を介して連続読出し動作のコマンドを受け取ると、開始アドレスから複数のページの連続読出し動作を制御し、連続読出し動作終了のコマンドを受け取ると、終了アドレスで連続読出し動作を終了する。連続読出し動作では、ページバッファ／センス回路１７０の一方のラッチＬ２からデータが出力されている間に他方のラッチＬ１にメモリセルアレイの選択ページから読み出されたデータが転送される。ラッチＬ１からラッチＬ２へのデータ転送は、第１または第２のキャッシュＣ０、Ｃ１で行なわれ、ラッチＬ２の一方のキャッシュのデータが入出力回路１２０に転送される間にラッチＬ２の他方のキャッシュのデータがＥＣＣ回路１３０で処理される。入出力回路１２０に転送されたデータは、外部クロック信号ＥｘＣＬＫに同期して外部入出力端子から出力される。
同図に示すように、外部クロック信号ＥｘＣＬＫが１６６ＭＨｚであるときのｔＤＯＵＴは２４．６μｓであり、本実施例による読出し時間（ｔＰＲＥ＋ｔＤＩＳ＋ｔＥＣＣ）は、ｔＤＯＵＴよりも小さい。図中のハッチングで示す矩形領域は、ＥＣＣ回路１３０のバックグラウンド処理（第２のセクターのＥＬＰの処理等）を示している。
このように本実施例によれば、ページバッファ／センス回路１７０からデータバス２００に出力されたデータを訂正するようにしたので、エラー訂正のためにページバッファ／センス回路へのアクセスが不要となり、ＥＣＣ回路の処理の一部をバックグラウンドで実行することが可能となり、結果としてＥＣＣ回路の処理時間を短縮させることができる。これにより、連続読出しの高速化を図ることができる。上記実施例では、連続読出し動作にＥＣＣ回路１３０を適用する例を示したが、これに限らず、ＥＣＣ回路１３０を通常のページ読出しに適用することも勿論可能である。
次に、本発明の第２の実施例について説明する。図９は、第２の実施例に係るフラッシュメモリのＥＣＣ回路を示す図である。同図に示すように、ＥＣＣ回路１３０は、第１の実施例の構成に加えてさらに、書込み回路１３９を含んでいる。コントローラ１５０は、入力された読出しコマンドに基づきページ読出しまたは連続読出しを識別し、識別結果に基づきイネーブル信号ＥＮ１、ＥＮ２を介してエラー訂正部１３８または書込み回路１３９を選択的に動作させる。
図１０は、第２の実施例のＥＣＣ回路の動作フローである。コントローラ１５０は、読出しコマンドを受け取ると（Ｓ１００）、連続読出しまたはページ読出しかを識別する（Ｓ１１０）。連続読出しである場合には、コントローラ１５０は、イネーブル信号ＥＮ１を介してエラー訂正部１３８をイネーブルし、イネーブル信号ＥＮ２を介して書込み回路１３９をディスエーブルする。これにより、第１の実施例のときと同様に、エラー訂正部１３８は、ページバッファ／センス回路１７０からデータバス２００に出力されたデータを訂正する（Ｓ１２０）。
一方、ページ読出しの場合には、コントローラ１５０は、イネーブル信号ＥＮ１を介してエラー訂正部１３８をディスエーブルにし、イネーブル信号ＥＮ２を介して書込み回路１３９をイネーブルする。エラー訂正部１３８は、ディスエーブルされたとき、反転制御信号を全てＬレベルにし、データバス２００のデータをそのまま通過させる。一方、書込み回路１３９は、図１に示すように、エラー位置情報に基づきページバッファ／センス回路１７０に訂正されたデータを書き戻す（Ｓ１３０）。
このように本実施例によれば、連続読出しの場合には、読出し速度を重視したＥＣＣ処理を行い、ページ読出しの場合には、ＩＤＭ（Internal Date Move）の機能を利用したデータの信頼性の向上を図ることができる。ＩＤＭは、ページバッファ／センス回路のページデータを別のブロックのページにコピーする機能であり、ページバッファ／センス回路に保持されたデータをＥＣＣ処理した後にページバッファ／センス回路に書き戻し、このＥＣＣ処理されたページデータを他のブロックのページにプログラムする。つまり、ページバッファ／センス回路がＥＣＣ回路により訂正されたデータを保持している必要がある。
上記実施例では、マルチビットＥＣＣによるＢＣＨコードをデコードするフローを図３、図７に示したが、これらのフロー（アルゴリズム）は例示であり、ＢＣＨコードを他のフローによりデコードするようにしてもよい。さらに本発明は、マルチビットＥＣＣに限定されず、１ビットのエラー検出・訂正を行うＥＣＣ回路やＢＣＨコード以外のコードを用いるエラー検出・訂正にも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１３２：転送回路
１３４：ＥＣＣコア
１３６：エラーレジスタ
１３８：エラー訂正部
１３８Ａ：アドレス比較部
１３８Ｂ：反転回路
１３９：書込み回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：データバス

Claims (13)

  1. ＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイの選択ページから読み出されたデータを保持するページバッファ／センス回路と、
    ページバッファ／センス回路に保持されたデータを受け取り、当該データのエラー位置を検出し、検出したエラー位置に関するエラー位置情報を保持するエラー検出手段と、
    列アドレスに基づき前記ページバッファ／センス回路からデータを選択し、選択したデータをデータバスに出力する出力手段と、
    前記エラー位置情報に基づき前記データバス上のデータを訂正する訂正手段と、
    を有する半導体記憶装置。
  2. 前記訂正手段は、前記エラーの位置情報に基づきデータバス上のデータを反転する、請求項１に記載の半導体記憶装置。
  3. 前記訂正手段は、前記エラーの位置情報と前記列アドレスとを比較し、比較結果に基づきエラービット位置に対応する前記データバス上のデータを訂正する、請求項１または２に記載の半導体記憶装置。
  4. 前記エラー検出手段は、複数ビットのエラーの位置を検出する、請求項１に記載の半導体記憶装置。
  5. 前記訂正手段は、ページの連続読出しが行われるときに実施される、請求項１に記載の半導体記憶装置。
  6. 前記ページバッファ／センス回路は、前記メモリセルアレイから読み出されたページデータを保持する第１の保持手段と、第１の保持手段で保持されたページデータを受け取る第２の保持手段とを有し、第１および第２の保持手段の各々は、独立にデータ転送可能な第１の部分と第２の部分とを含み、第１の部分および第２の部分は、１／２ページのデータを保持可能であり、
    ページの連続読出しが行われるとき、前記第２の保持手段の第１の部分のデータが外部に出力される間に前記第２の保持手段の第２の部分のデータのエラー検出および訂正が行われ、前記第２の保持手段の第２の部分のデータが外部に出力される間に前記第２の保持手段の第１の部分のデータのエラー検出および訂正が行われる、請求項５に記載の半導体記憶装置。
  7. ページの連続読出しが行われるとき、外部から入力されたクロック信号に同期してデータが外部に出力される、請求項６に記載の半導体記憶装置。
  8. ページの連続読出しは、ｔＰＲＥ＋ｔＤＩＳ＋ｔＥＣＣ＜ｔＤＯＵＴの条件を満足する（ｔＰＲＥは、ビット線のプリチャージ時間、ｔＤＩＳは、メモリセルの放電時間、ｔＥＣＣは、１／２ページのエラー検出および訂正の時間、ｔＤＯＵＴは、１ページのデータ出力時間）、請求項７に記載の半導体記憶装置。
  9. 前記出力手段は、ページバッファ／センス回路から選択されたｎビットのデータをｎ個の差動センスアンプに提供し、前記訂正手段は、前記差動センスアンプから出力されるデータを反転する、請求項１に記載の半導体記憶装置。
  10. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
    読出し動作時に、ページバッファ／センス回路に保持されたデータを受け取り、当該データのエラー位置を検出するステップと、
    検出したエラー位置に関するエラー位置情報を保持するステップと、
    列アドレスに基づき前記ページバッファ／センス回路からデータを選択し、選択したデータをデータバスに出力するステップと、
    前記エラー位置情報に基づき前記データバス上のデータを訂正するステップと、
    訂正されたデータを外部に出力するステップと、
    を含む読出し方法。
  11. 前記訂正するステップは、前記エラー位置情報と前記列アドレスとを比較し、比較結果に基づきエラービット位置に対応する前記データバス上のデータを反転する、請求項９に記載の読出し方法。
  12. 前記読出し動作は、ページの連続読出しである、請求項１１に記載の読出し方法。
  13. 前記エラー位置は、複数のエラー位置である、請求項１０に記載の読出し方法。
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