KR101001446B1 - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 리드 동작 시 메모리 셀 블록 내에서 단위 그룹(페이지 또는 페이지 내의 섹터) 당 발생된 에러 비트의 수가 ECC 처리를 통해 보정 가능한 최대 비트 수와 같거나, 최대 비트 수보다는 적지만 정해놓은 비트 수보다 많은 경우, 해당 메모리 셀 블록에 저장된 데이터를 다른 메모리 셀 블록으로 옮기는 카피 백 동작을 실시한 후 해당 메모리 셀 블록을 사용하지 않도록 설정하는 인밸리드 블록 처리를 실시하여, 더 안정된 특성을 갖는 메모리 셀 블록으로 데이터를 옮김으로써 데이터 보존 특성을 향상시키는 불휘발성 메모리 장치의 동작 방법 및 그러한 불휘발성 메모리 장치에 관한 것이다.
ECC, 로우 BER, 리드, 에러 비트

Description

불휘발성 메모리 장치 및 그것의 동작 방법{Nonvolatile Memory Device and Operating Method thereof}
본 발명은 불휘발성 메모리 장치 및 그 동작 방법에 관한 것으로, 특히 리드 동작시에 ECC 처리를 실시하는 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않고 보존되는 특성을 가지고 있다. 낸드 플래시 메모리 소자는 대표적인 불휘발성 메모리 소자 중의 하나이다.
불휘발성 메모리 소자는 데이터를 저장하기 위한 메모리 셀들을 포함하며, 집적도가 높아질수록 메모리 셀의 사이즈도 작아지기 때문에 전기적인 특성이 저하된다. 예를 들어, 공정상의 문제로 인하여 특성이 좋지 않은 메모리 셀은 프로그램 동작에서 데이터가 저장되지 않거나 소거 동작에서 데이터가 지워지지 않는 문제점이 발생될 수 있다. 이러한 경우 불량 메모리 셀이 포함된 메모리 셀 블록을 사용하지 않도록 설정하는 인밸리드 블록 처리를 실시한다.
또 다른 예로서, 데이터가 저장되었으나 메모리 셀에서 누설 전류와 같은 원 인으로 인하여 저장된 데이터가 변경되는 문제점이 발생될 수 있다. 또한, 데이터가 저장된 후 리드 동작이 반복 실시됨에 따라, 리드 동작 시 메모리 셀들에 인가되는 패스 전압에 의해 메모리 셀들의 문턱전압이 변경되어 데이터가 달라질 수도 있다. 이러한 데이터 리텐션(retention) 특성이 열화되는 경우 소자의 신뢰성이 저하되고 저장된 데이터를 제대로 독출할 수 없는 결함이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 리드 동작 시에 ECC 처리를 실시하여 발생된 에러 비트의 수가 ECC 처리를 통해 보정 가능한 최대 비트 수와 같거나, 최대 비트 수보다 적지만 정해놓은 비트 수보다 많은 경우, 그 메모리 셀 블록보다더 안정된 특성을 갖는 메모리 셀 블록으로 데이터를 옮김으로써 데이터 보존 특성을 향상시키는 불휘발성 메모리 장치 및 그 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 해결하기 위하여 본 발명의 실시예 따른 불휘발성 메모리 장치의 동작 방법은,
제1 단위 그룹들을 포함하는 제1 메모리 셀 블록에 저장된 데이터를 독출하기 위하여 리드 동작을 실시하는 단계;
상기 제1 단위 그룹들 중에서, 독출된 데이터에 포함된 에러 비트의 수가 ECC 처리를 통해 보정 가능한 최대 허용 비트 수와 같거나, 최대 허용 비트 수보다는 적지만 설정된 비트 수보다 많은 제2 단위 그룹을 검출하는 단계; 및
상기 제2 단위 그룹이 검출되면, 상기 제1 메모리 셀 블록에 저장된 데이터를 제2 메모리 셀 블록으로 옮기는 카피 백 동작을 실시하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 메모리 셀 블록에 포함된 단위 페이지가 상기 제1 단위 그룹이 될 수 있다.
이 실시예에 있어서, 상기 제1 메모리 셀 블록에 포함된 단위 페이지를 2개 내지 8개로 나눈 섹터가 상기 제1 단위 그룹이 될 수 있다.
이 실시예에 있어서, 상기 제1 단위 그룹에는 512비트 또는 512 바이트의 데이터가 저장되거나, 1024비트 또는 1024 바이트의 데이터가 저장되거나, 2048비트 또는 2048 바이트의 데이터가 저장될 수 있다.
이 실시예에 있어서, 상기 제2 단위 그룹을 검출하는 단계는,
상기 독출된 데이터에 포함된 에러 비트를 ECC 코드에 따라 보정하는 ECC 처리를 실시하는 단계;
상기 독출된 데이터에 포함된 에러 비트의 수를 카운팅하는 단계; 및
상기 에러 비트의 수에 따라 상기 제2 단위 그룹의 검출 여부를 저장하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 단위 그룹들 중 상기 에러 비트의 수가 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 50%보다 많은 제1 단위 그룹이 상기 제2 단위 그룹으로 검출될 수 있다.
이 실시예에 있어서, 상기 제1 단위 그룹들 중 상기 에러 비트의 수가 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 70%보다 많은 제1 단위 그룹이 상기 제2 단위 그룹으로 검출될 수 있다.
이 실시예에 있어서, 상기 카피 백 동작을 실시하는 단계는,
상기 제1 메모리 셀 블록에 포함된 제1 워드 라인의 리드 동작을 실시하여 데이터를 독출하는 단계;
상기 독출된 데이터에 포함된 에러 비트를 보정하기 위하여 ECC 처리 동작을 실시하는 단계;
상기 제1 메모리 셀 블록의 상기 제1 워드 라인에 대응하는 상기 제2 메모리 셀 블록의 제1 워드 라인의 프로그램 동작을 실시하여 보정된 데이터를 저장하는 단계; 및
상기 제1 메모리 셀 블록에 저장된 모든 데이터가 상기 제2 메모리 셀 블록으로 모두 저장될 때까지 상기 리드 동작, 상기 ECC 처리 및 상기 프로그램 동작을 반복 실시하는 단계를 포함한다.
이 실시예에 있어서, 상기 제2 메모리 셀 블록으로 상기 보정된 데이터가 저장되는 단계에서,
상기 보정된 데이터의 ECC 코드도 함께 저장될 수 있다.
이 실시예에 있어서, 상기 카피 백 동작을 실시한 후,
상기 제1 메모리 셀 블록이 사용되지 않도록 인밸리드 블록 처리를 실시하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 제1 메모리 셀 블록의 어드레스가 불휘발성 메모리 소자에 저장될 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는,
다수의 메모리 셀 블록들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 블록들 중 제1 메모리 셀 블록으로부터 독출된 데이터에 포함된 에러 비트를 ECC 동작으로 보정하기 위한 ECC 처리부;
상기 독출된 데이터에 포함된 에러 비트의 수가 ECC 동작을 통해 보정 가능 한 최대 허용 비트 수와 같거나, 최대 허용 비트 수보다는 적지만 설정된 비트 수보다 많은 경우 상기 제1 메모리 셀 블록이 사용되지 않도록 인밸리드 처리하기 위한 인밸리드 블록 처리부; 및
상기 제1 메모리 셀 블록에 저장된 데이터를 제2 메모리 셀 블록으로 저장하는 카피 백 동작을 제어하도록 구성된 제어부를 포함한다.
이 실시예에 있어서, 상기 ECC 처리부는 독출된 데이터에서 단위 데이터마다 에러 비트의 수를 카운팅하고, ECC 동작을 통해 보정 가능한 최대 허용 비트 수와 같거나, 최대 허용 비트 수보다는 적지만 설정된 비트 수보다 많은 에러 비트를 포함하는 단위 데이터를 검출할 수 있다.
이 실시예에 있어서, 상기 ECC 처리부는 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 50%보다 많은 에러 비트를 포함할 수 있다.
이 실시예에 있어서, 상기 ECC 처리부는 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 70%보다 많은 에러 비트를 포함할 수 있다.
이 실시예에 있어서, 상기 ECC 처리부는 상기 메모리 셀 블록에 페이지 단위로 저장된 데이터를 상기 단위 데이터로 설정하거나, 상기 페이지 단위를 2개 내지 8개로 나눈 섹터 단위로 저장된 데이터를 단위 데이터로 설정할 수 있다.
이 실시예에 있어서, 상기 ECC 처리부는 상기 단위 데이터를 512비트 또는 512 바이트로 설정하거나, 1024비트 또는 1024 바이트로 설정하거나, 2048비트 또는 2048 바이트로 설정할 수 있다.
이 실시예에 있어서, 상기 ECC 처리부는 상기 카피 백 동작 시 상기 제2 메 모리 셀 블록에 저장될 ECC 코드를 생성할 수 있다.
이 실시예에 있어서, 상기 인밸리드 블록 처리부는 상기 제1 메모리 셀 블록의 어드레스를 불휘발성 메모리 소자에 저장하기 위한 동작을 제어한다.
이 실시예에 있어서, 상기 제어부는 상기 제1 메모리 셀 블록에 저장된 데이터가 상기 ECC 처리부에서 보정된 후 상기 제2 메모리 셀 블록에 저장되도록 상기 카피 백 동작을 제어한다.
본 발명에서 설명한 바와 같이, 리드 동작에서 ECC 처리를 실시한 후 카피 백 동작과 인밸리드 블록 처리를 실시하면 다음과 같은 효과를 얻을 수 있다.
프로그램 동작에서는 하나의 페이지(또는 하나의 페이지에 포함된 섹터들 중 하나의 섹터) 내에서 데이터가 저장되지 않는 불량 메모리 셀의 개수가 많지 않은 경우, 리드 동작에서 ECC 처리를 통해 에러 비트를 보정할 것을 가정하여 프로그램 동작을 종료한다. 이로써, 프로그램 동작의 스피드를 향상시킬 수 있다. 또한, 프로그램 동작 시 불량 메모리 셀이 많이 존재하더라도 다른 메모리 셀 블록에 데이터를 저장하면 되므로, 데이터가 손실되는 문제점은 발생하지 않는다.
하지만, 프로그램 동작 후 리드 동작이 반복됨에 따라 메모리 셀에 가해지는 스트레스에 의해 데이터 보존 능력이 저하되어 메모리 셀에 저장된 데이터가 변경되고, 이로 인해 에러 비트가 추가로 발생할 수 있다. 이 경우 저장된 데이터가 손실되어 복구할 수 없는 경우가 발생될 수 있다.
따라서, 리드 동작 시 본 발명에서와 같이 메모리 셀 블록 내에서 단위 그 룹(페이지 또는 페이지 내의 섹터) 당 발생된 에러 비트의 수가 ECC처리를 통해 보정가능한 최대 비트 수와 같거나, 최대 비트 수보다는 적지만 정해놓은 비트 수보다 많은 경우, 해당 메모리 셀 블록에 저장된 데이터를 다른 메모리 셀 블록으로 옮기는 카피 백 동작을 실시한 후 해당 메모리 셀 블록을 사용하지 않도록 설정하는 인밸리드 블록 처리를 실시한다. 이는, 발생된 에러 비트의 수가 ECC 처리로 보정가능한 범위일지라도 추가로 에러 비트가 발생되면 ECC 처리가 불가능해질 수 있으므로, ECC 처리가 불가능하기 전에 보다 더 안정된 특성을 갖는 메모리 셀 블록으로 데이터를 옮기기 위한 것이다.
그 결과, 데이터 보존 특성 저하에 의해 에러 비트가 증가하여 ECC 처리가 불가능해짐에 따라 데이터를 잃게 되는 문제점을 해결할 수 있다.
더욱이, 본 발명에서는 통상적으로 리드 동작에서 실시하지 않는 인벨리드 블록 처리를 선택적으로 적용하여 데이터 손실률을 줄이고 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a는 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 설명하기 위하여 도시한 블록도이고, 도 1b는 도 1a의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130), X 디코더(140), 고전압 발생부(150) 및 제어부(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록(115)을 포함한다. 각각의 메모리 셀 블록(115)은 다수의 스트링(ST)을 포함하며, 각각의 스트링(ST)은 드레인 선택 트랜지스터(DST), 셀 스트링 및 소스 선택 트랜지스터(SST)를 포함한다. 스트링(ST)은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 접속되는데, 스트링(ST)들은 각각 서로 다른 비트 라인(BL)과 연결되고, 공통 소스 라인(CSL)에 병렬로 연결된다. 셀 스트링은 직렬로 연결된 다수의 메모리 셀(C0~Cn)들을 포함한다. 서로 다른 스트링(ST)에 포함된 드레인 선택 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 선택 라인(DSL)이 되고, 서로 다른 스트링(ST)에 포함된 소스 선택 트랜지스터(SST)들의 게이트가 서로 연결되어 소스 선택 라인(SSL)이 된다. 서로 다른 스트링(ST)에 포함된 메모리 셀들의 콘트롤 게이트가 서로 연결되어 워드 라인(WL)들이 된다. 하나의 워드 라인(WL)에 연결된 메모리 셀들의 집합을 하나 의 페이지(PAGE)라 한다. 또한, 하나의 워드 라인(WL)들 중 짝수 번째 메모리 셀들의 집합을 이븐 페이지라 하고, 홀수 번째 메모리 셀들의 집합을 오드 페이지라 한다.
드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 인가되는 전압에 따라 셀 스트링을 비트 라인(BL)과 전기적으로 연결시킨다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 인가되는 전압에 따라 셀 스트링을 공통 소스 라인(CSL)과 전기적으로 연결시킨다.
불휘발성 메모리 장치에서, 드레인 선택 라인(DSL), 워드 라인(WL)들 및 소스 선택 라인(SSL)에 인가되는 전압에 따라 소거 동작, 프로그램 동작 및 리드 동작이 실시된다. 소거 동작은 메모리 셀 블록 단위로 실시되고, 프로그램 동작이나 리드 동작은 페이지 단위로 실시된다.
한편, 메모리 셀 어레이(110)는 메인 셀 어레이(115M)와 스페어 셀 어레이(115S)를 포함한다. 메인 셀 어레이(115M)는 데이터가 저장되는 메인 메모리 셀들을 포함하고, 스페어 셀 어레이(115S)는 메인 메모리 셀들과 관련된 정보들이 저장되는 스페어 메모리 셀들을 포함한다. 각각의 메모리 셀 블록에는 메인 메모리 셀들과 스페어 메모리 셀들이 함께 포함되며, 메인 메모리 셀들과 스페어 메모리 셀들은 동일한 구조로 이루어진다. 특히, 메인 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작시 저장되는 데이터에 따라 발생되는 ECC 코드가 스페어 메모리 셀들에 저장된다. 하지만, ECC 코드는 스페어 메모리 셀이 아닌 다른 불휘발성 메모리 소자에 저장될 수도 있다. 예를 들어, 데이터 저장용 대신 메모리 셀들의 상 태를 저장하는 메모리 셀 블록이나 CAM 셀에 저장될 수도 있다. 자세한 내용은 후술하기로 한다.
메모리 셀 어레이(110)에 포함된 메모리 셀 블록(115)들 중 일부는 메모리 셀 블록들의 상태에 대한 정보를 저장하는 용도로 사용될 수 있다. 예를 들어, 메모리 셀 블록들 중 데이터를 저장할 수 없는 불량 메모리 셀 블록에 대한 어드레스 정보가 마지막 메모리 셀 블록에 저장될 수 있다.
제어부(160)는 외부로부터 입력되는 명령 신호(CMD)에 따라 프로그램 명령 신호, 리드 명령 신호 또는 소거 명령 신호를 출력한다. 또한, 어드레스 신호(ADD)에 따라 내부 어드레스 신호를 생성한다. 또한, 리드 동작이나 프로그램 동작시 페이지 버퍼부(120)의 동작을 제어하기 위한 제어 신호들을 출력한다. 특히, 제어부(160)는 ECC 처리부(161) 및 인밸리드 블록 처리부(162)를 포함한다.
ECC 처리부(161)는 프로그램 동작시 메인 메모리 셀들로 저장되는 데이터에 따라 ECC 코드를 발생시킨다. ECC 코드는 페이지 버퍼부(120)로 전달되고, 메인 메모리 셀에 데이터를 저장하기 위한 프로그램 동작시 ECC 코드가 스페어 메모리 셀에 함께 저장된다. 또한, ECC 처리부(161)는 리드 동작시 메인 메모리 셀들로부터 독출된 데이터를 스페어 메모리 셀로부터 독출된 ECC 코드와 비교하여, 리드 동작 때 독출된 데이터 중 프로그램 동작 때 저장된 데이터와 일치하지 않는 에러 비트를 보정한다. 이를 ECC 처리라 하며, ECC 처리 과정에서 데이터에 포함된 에러 비트의 수를 카운팅 할 수도 있다. ECC 처리를 위해 ECC 처리부(161) 내에 메모리부가 구비되거나, ECC 처리부(161)와 별도로 제어부(160) 내에 메모리부(163)가 구비 될 수 있다. 메모리부(163)는 캐시 메모리나 래지스터 등에 의해 구현될 수 있다.
인밸리드 블록 처리부(162)는 데이터에 포함된 에러 비트의 수에 따라 리드 동작이 실시된 메모리 셀 블록이 더 이상 사용되지 않도록 불량 처리하는 기능을 수행한다. ECC 처리와 관련된 ECC 처리부(161) 및 인밸리드 블록 처리부(162)의 구체적은 동작은 후술하기로 한다.
고전압 발생부(150)는 제어부(160)로부터 생성된 프로그램 명령 신호, 리드 명령 신호 또는 소거 명령 신호에 따라 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 동작 전압들을 출력한다.
X 디코더(140)는 제어부(160)로부터 생성된 내부 어드레스에 따라 메모리 셀 어레이(110)에 포함된 다수의 메모리 셀 블록들(115) 중 선택된 메모리 셀 블록으로 고전압 발생부(150)에서 생성된 동작 전압들을 전달한다.
페이지 버퍼부(120)는 비트 라인(BL)들에 연결되는 페이지 버퍼들을 포함한다.하나의 비트 라인(BL) 마다 페이지 버퍼가 연결될 수 있으며, 이븐 비트 라인(BLe)과 오드 비트 라인(BLo)을 포함하는 한 쌍의 비트 라인(BL) 마다 페이지 버퍼가 연결될 수 있다. 페이지 버퍼부(120)는 제어부(160)로부터 생성된 제어 신호에 따라 리드 동작 시 메모리 셀로부터 독출된 데이터를 외부로 출력하거나, 프로그램 동작 시 외부로부터 입력된 데이터를 메모리 셀 어레이(110)로 전달하는 역할을 한다. 메모리 셀 어레이(110)가 메인 메모리 셀 어레이(115M)와 스페어 메모리 셀 어레이(115S)로 구분됨에 따라, 페이지 버퍼부(120)에 포함된 페이지 버퍼들도 메인 메모리 셀 어레이(115M)를 위한 페이지 버퍼들과 스페어 메모리 셀 어레 이(115S)를 위한 페이지 버퍼들로 구분될 수 있다.
Y 디코더(130)는 메인 메모리 셀들로부터 독출되어 페이지 버퍼부(120)에 저장된 데이터를 순차적으로 외부로 출력하거나, 외부로부터 입력되는 데이터를 페이지 버퍼부(120)로 전달하는 기능을 수행한다. 다른 예로써, 데이터가 외부로부터 제어부(160)를 통해 칩 내부로 전달되는 경우에는, Y 디코더(130)는 메인 메모리 셀들로부터 독출되어 페이지 버퍼부(120)에 저장된 데이터를 순차적으로 제어부(160)로 출력하고, 제어부(160)로부터 입력되는 데이터를 페이지 버퍼부(120)로 전달하는 기능을 수행한다. 이러한 Y 디코더(130)는 컬럼 어드레스에 따라 동작할 수 있으며, 컬럼 어드레스는 제어부(160)에서 생성될 수 있다.
이하, 상기의 구성을 포함하는 본 발명의 불휘발성 메모리 장치의 동작 방법을 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기 위하여 도시한 흐름도이다.
도 1a, 도 1b 및 도 2를 참조하면, 어드레스 신호에 따라 메모리 셀 블록들 중 선택된 메모리 셀 블록(이하, '제1 메모리 셀 블록'이라 함)의 리드 동작을 실시한다(S200). 구체적으로 설명하면, 제1 메모리 셀 블록에 포함된 다수의 워드 라인(WL)들 중 선택된 워드 라인(WL)에 연결된 메모리 셀들의 리드 동작을 실시한다. 워드 라인(WL)에 2048개의 메모리 셀이 연결되어 있다고 가정하는 경우, 2048개의 메모리 셀들을 하나의 페이지(PAGE)로 정의할 수 있다. 또한, 1024개의 이븐 메모리 셀들을 이븐 페이지로 정의하고, 1024개의 오드 메모리 셀들을 오드 페이지로 정의할 수 있다. 리드 동작은 페이지 단위로 실시되는데, 2048개의 메모리 셀들을 하나의 페이지로 정의한 경우를 예로 들어 설명하기로 한다. 선택된 페이지의 메모리 셀들로부터 독출된 데이터는 페이지 버퍼부(120)에 저장된다. 이때, 메인 메모리 셀들로부터 독출된 데이터뿐만 아니라, 스페어 메모리 셀들로부터 독출된 ECC 코드도 페이지 버퍼부(120)에 저장된다.
독출된 데이터의 ECC 처리가 실시된다(S210). 페이지 버퍼부(120)에 저장된 데이터와 ECC 코드가 제어부(160)의 ECC 처리부(161)에 포함된 캐시 메모리로 전달된다. ECC 처리부(161)는 메인 메모리 셀들로부터 독출된 데이터가 이전의 프로그램 동작 시 메인 메모리 셀들로 저장된 실제 데이터와 동일한지 여부를 ECC 코드에 따라 검사한다. 그리고 데이터 중에서 일치하지 않는 부분(에러 비트)가 존재하면 보정한다.
추가로, 에러 비트의 수를 카운팅한다. 에러 비트의 수를 카운팅하는 동작은 ECC 처리와 별도로 진행될 수 있다. 이 경우, 에러 비트의 수를 카운팅하는 동작이 불필요한 상황에서 ECC 처리 동작의 속도를 향상시킬 수 있다. 뿐만 아니라, ECC 처리 동작 중에 에러 비트를 보정하면서 동시에 에러 비트의 수를 카운팅할 수도 있다. 이 경우, 에러 비트의 수를 카운팅하는 동작을 따로 실행할 필요가 없으므로, 카운팅 동작이 필요한 상황에서의 동작 속도를 향상시킬 수 있다.
ECC 처리 동작 시 단위 데이터마다 보정 가능한 에러 비트의 수가 제한되어 있다. 예를 들어, 제1 메모리 셀 블록 내에서 단위 그룹(페이지 또는 페이지가 2개 내지 8개로 나누어진 섹터)마다 보정 가능한 에러 비트의 수가 제한되어 있다. 구 체적으로 설명하면, 4096비트(또는 4096 바이트)의 데이터마다 128개, 64개 또는 32개의 에러 비트를 보정할 수 있거나, 2048비트(또는 2048 바이트)의 데이터마다 32개의 에러 비트를 보정할 수 있거나, 1024비트(또는 1024 바이트)의 데이터마다 16개의 에러 비트를 보정할 수 있거나, 512비트(또는 512 바이트)의 데이터마다 8개의 에러 비트를 보정할 수 있다. 이러한 설정은 설계에 따라 달라질 수 있다. 512비트의 데이터마다 8개의 에러 비트를 보정할 수 있는 경우를 예로 들어 설명하기로 한다.
하나의 페이지에 2048개의 메인 메모리 셀들이 포함되는 경우, 한 번의 리드 동작으로 2048비트의 데이터가 독출되어 ECC 처리부(161)로 전달된다. ECC 처리부(161)의 캐시 메모리에는 2048비트의 데이터가 512비트씩 4개의 섹터들로 구분되어 저장되고, 512비트의 섹터마다 ECC 처리를 통해 에러 비트를 보정하고 카운팅한다. 캐시 메모리에 저장된 데이터 중 에러 비트가 보정된 데이터는 페이지 버퍼부(120)로 다시 전달된다.
도면에는 도시되어 있지 않지만, 4개의 섹터들 중 하나의 섹터에서라도 ECC 처리를 통해 보정 가능한 비트 수보다 많은 수의 에러 비트가 발생되면, 해당 메모리 셀 블록은 불량 처리된다.
ECC 처리를 통해 보정된 데이터는 Y 디코더(130)를 통해 출력된다(S220).
제1 메모리 셀 블록에 포함된 모든 페이지의 독출 동작이 완료되었는지를 판단한다(S230). 그렇지 않다면, 상기에서 서술한 동작(S200, S210, S220)에 따라 다음 페이지의 독출 동작을 실시한다.
ECC 처리 단계(S210)에서 에러 비트가 검출된 경우, 에러 비트의 수가 설정된 범위 내에 포함되는지를 판단한다(S240). 예를 들어, 리드 동작이 실시된 메모리 셀 블록의 페이지들 중에서 보정 가능한 최대 에러 비트 수와 같거나 보정가능한 최대 에러 비트 수보다는 적지만 설정된 에러 비트 수보다 많은 수의 에러 비트를 포함하고 있는 섹터가 존재하는지 여부를 판단한다. 보다 더 구체적으로 설명하면, 512비트의 섹터에서 보정 가능한 에러 비트 수(8개)와 같거나 또는 보정 가능한 에러 비트 수(8개)보다는 적지만 4개 이상의 에러 비트가 발생된 섹터가 존재하는지 여부를 판단한다. 리드 동작 중에 상기의 조건에 해당되는 섹터가 있었다면, ECC 처리부(161)는 ECC 처리 중간에 그 결과를 캐시 메모리에 따로 저장하게 된다.
상기에서는 섹터당 발생된 에러 비트의 수가 4개 내지 8개인 경우를 판단하였으나, 최대 허용 에러 비트수의 50%보다 많은 수의 에러 비트가 발생한 섹터가 존재하는지 여부를 판단하거나, 70%보다 많은 수의 에러 비트가 발생한 섹터가 존재하는지 여부를 판단할 수도 있다. 이러한 설정 범위는 설계에 따라 달라질 수 있다.
발생된 에러 비트의 수가 설정된 범위 내에 포함되는 섹터가 존재하는 경우, 해당 섹터를 포함하는 메모리 셀 블록의 카피백 동작을 실시하다(S300). 이러한 과정을 구체적으로 설명하면 다음과 같다.
제1 메모리 셀 블록의 리드 동작이 종료되거나, 다수의 메모리 셀 블록들에 대한 전체적인 리드 동작이 종료된 후에, 제1 메모리 셀 블록에 저장된 데이터를 데이터가 저장되어 있지 않은 다른 메모리 셀 블록(이하, '제2 메모리 셀 블록'이 라 함)으로 옮기는 카피백 동작을 실시한다(S250, S260, S270, S280, S290). 예를 들어, 첫 번째 워드 라인을 선택하고(S250), 선택된 워드 라인의 리드 동작을 실시한다(S260). 리드 동작 시 앞서 설명한 ECC 처리가 동일하게 실시되어 에러 비트가 보정된다. ECC 처리를 통해 보정된 데이터는 페이지 버퍼부(120)에 저장된다. 이때, 페이지 버퍼부(120)에 저장되는 보정된 데이터에 따라 ECC 처리부(161)는 ECC 코드를 생성하여 보정된 데이터와 함께 ECC 코드를 페이지 버퍼부(120)로 전달한다. 이때 ECC 코드는 새로 생성하지 않고, 제1 메모리 셀 블록의 스페어 셀에 저장된 ECC 코드를 그대로 사용할 수 있다.
페이지 버퍼부(120)에 저장된 보정된 데이터와 ECC 코드는 리드 동작이 실시된 제1 메모리 셀 블록의 워드 라인과 대응하는 제2 메모리 셀 블록의 워드 라인(첫 번째 워드 라인)의 메인 메모리 셀들과 스페어 메모리 셀들로 프로그램 동작을 통해 저장된다(S270). 여기서, ECC 코드를 함께 저장하는 것은 카피 백 동작에 의해 데이터가 저장된 제2 메모리 셀 블록의 후속 리드 동작에서 에러 비트가 발생하는 경우 또 다시 보정하기 위한 것이다.
리드 동작이 실시된 워드 라인이 제1 메모리 셀 블록의 마지막 워드 라인인지를 판단한다(S280). 마지막 워드 라인이 아닌 경우, 다음 워드 라인을 선택하기 위하여 리드 동작이 실시된 워드 라인의 어드레스를 증가시킨다(S290). 그리고, 마지막 워드 라인이 선택될 때까지, 증가된 워드 라인의 어드레스에 따라 선택된 워드 라인의 리드 동작(S260) 및 프로그램 동작(S270)을 실시한다.
마지막 워드 라인에 대한 리드 동작 및 카피 백을 위한 프로그램 동작이 모 두 완료되면, 리드 동작이 실시된 제1 메모리 셀 블록을 인밸리드 블록으로 처리하기 위한 동작을 실시한다(S295). 인밸리드 블록 처리 동작(S295)은 선택적인 동작으로써, 에러 비트의 수가 급격하게 증가하는 것과 같이 신뢰성이 저하된다고 판단되는 경우 설계에 따라 선택적으로 실시할 수 있다.
제어부(160) 내에서 인밸리드 블록 처리부(162)는 제1 메모리 셀 블록의 어드레스를 저장하기 위한 동작을 제어한다. 예를 들어, 인밸리드 블록 처리부(162)에서 제1 메모리 셀 블록의 인밸리드 처리를 위한 신호를 발생시키면, 제어부(160)는 캠 셀과 같은 불휘발성 메모리 소자에 제1 메모리 셀 블록의 어드레스를 저장한다. 다른 예로써, 제어부(160)는 고전압 발생부(150), X 디코더(140) 및 페이지 버퍼부(120)를 제어하여, 메모리 셀 어레이(110)의 메모리 셀 블록(115)들 중 상태 정보를 저장하는 메모리 셀 블록(예를 들면 마지막 메모리 셀 블록)에 제1 메모리 셀 블록의 어드레스를 저장할 수 있다. 상기와 같이 불휘발성 메모리 소자에 저장된 블록 어드레스에 따라, 해당 메모리 셀 블록은 이후에 데이터 저장용으로 사용되지 않는다.
상기에서, 에러 비트의 발생 수가 에러 비트의 보정 가능한 최대 개수보다 적은 경우에도 해당 메모리 셀 블록에 저장된 데이터를 카피 백 동작으로 다른 메모리 셀 블록에 저장한 후 해당 메모리 셀 블록을 인밸리드 블록으로 설정하는 이유는 다음과 같다. 에러 비트가 보정 가능한 수보다 적은 수만큼 발생하면 ECC 처리를 통해 정상적인 리드 동작이 가능해진다. 하지만, 에러 비트의 발생 수가 보정 가능한 최대 개수에 근접하게 발생한 경우에는, 누설 전류에 의한 데이터 보존 특 성이 저하됨에 따라 에러 비트가 추가로 발생하면 ECC 처리를 통해 에러 비트의 보정이 불가능해진다. 이러한 문제점이 발생되기 전에 ECC 처리로 에러 비트를 보정할 수 있을 때 미리, 보다 더 특성이 안정된 메모리 셀 블록으로 데이터를 옮기고, 해당 메모리 셀 블록을 인밸리드 처리하는 것이다. 이러한 동작을 통해 얻어지는 신뢰성 특성은 다음과 같다.
도 3은 본 발명의 실시예1 및 실시예2를 수행한 블록 및 비교예1 및 비교예2를 수행한 블록의 칩 페일 율(chip fail rate)과 로우 BER(Raw Bit Error Rate)을 나타낸 그래프이다. 여기서 로우 BER이란 ECC 방법을 실시하지 않았을 경우 실제 발생하는 BER을 의미한다.
도 3을 참조하면, 본 발명의 실시예1은 ECC 방법으로 에러 보정을 하되 단위데이터 512바이트 중 오류 비트가 4비트 포함되었을 경우, 본 발명에 따른 불휘발성 메모리 장치의 동작 방법에 따라 해당 블록의 데이터를 다른 블록으로 프로그램하고 해당 블록을 인밸리드 처리한다. 또한, 본 발명의 실시예2는 ECC 방법으로 에러 보정을 하되 단위데이터 512바이트 중 오류 비트가 8비트 포함되었을 경우, 본 발명에 따른 불휘발성 메모리 장치의 동작 방법에 따라 해당 블록의 데이터를 다른 블록으로 프로그램하고 해당 블록을 인밸리드 처리한다. 또한, 본 발명의 비교예1은 ECC 방법으로 에러 보정을 하되 해당 블록을 인밸리드 처리하지 않는다. 또한, 본 발명의 비교예2는 ECC 방법으로 에러 보정을 하되 해당 블록을 인밸리드 처리하지 않는다.
도 3을 참조하면, 본 발명에 따른 실시예들은 비교예들에 비하여 로우 BER(Raw Bit Error Rate) 허용치가 10배 가까이 증가하는 것을 알 수 있다. 또한, 인밸리드 블록 처리를 하지 않았을 때 칩 페일율이 70%인 3.2E-5 BER의 경우 인밸리드 블록 처리를 하면 칩페일율을 1E-6 이하로 줄일 수 있다.
도 1a는 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 설명하기 위하여 도시한 블록도이다.
도 1b는 도 1a의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 2는 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기 위하여 도시한 흐름도이다.
도 3은 본 발명의 실시예1 및 실시예2를 수행한 블록 및 비교예1 및 비교예2를 수행한 블록의 칩 페일 율(chip fail rate)과 로우 BER(Raw Bit Error Rate)을 나타낸 그래프이다.

Claims (20)

  1. 제1 단위 그룹들을 포함하는 제1 메모리 셀 블록에 저장된 데이터를 독출하기 위하여 리드 동작을 실시하는 단계;
    독출된 데이터에 포함된 에러 비트의 수가 ECC 처리를 통해 보정 가능한 최대 허용 비트 수와 같거나, 최대 허용 비트 수보다는 적지만 설정된 비트 수보다 많은 제2 단위 그룹을 상기 제1 단위 그룹들로부터 검출하는 단계; 및
    상기 제2 단위 그룹이 검출되면, 상기 제1 메모리 셀 블록에 저장된 데이터를 제2 메모리 셀 블록으로 옮기는 카피 백 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 메모리 셀 블록에 포함된 단위 페이지가 상기 제1 단위 그룹이 되는 불휘발성 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 메모리 셀 블록에 포함된 단위 페이지를 2개 내지 8개로 나눈 섹터가 상기 제1 단위 그룹이 되는 불휘발성 메모리 장치의 동작 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 단위 그룹에는 512비트 또는 512 바이트의 데이터가 저장되거나, 1024비트 또는 1024 바이트의 데이터가 저장되거나, 2048비트 또는 2048 바이트의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 제2 단위 그룹을 검출하는 단계는,
    상기 독출된 데이터에 포함된 에러 비트를 ECC 코드에 따라 보정하는 ECC 처리를 실시하는 단계;
    상기 독출된 데이터에 포함된 에러 비트의 수를 카운팅하는 단계; 및
    상기 에러 비트의 수에 따라 상기 제2 단위 그룹의 검출 여부를 저장하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  6. 제 1 항에 있어서,
    상기 제1 단위 그룹들 중 상기 에러 비트의 수가 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 50%보다 많은 제1 단위 그룹이 상기 제2 단위 그룹으로 검출되는 불휘발성 메모리 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 제1 단위 그룹들 중 상기 에러 비트의 수가 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 70%보다 많은 제1 단위 그룹이 상기 제2 단위 그 룹으로 검출되는 불휘발성 메모리 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 카피 백 동작을 실시하는 단계는,
    상기 제1 메모리 셀 블록에 포함된 제1 워드 라인의 리드 동작을 실시하여 데이터를 독출하는 단계;
    상기 독출된 데이터에 포함된 에러 비트를 보정하기 위하여 ECC 처리 동작을 실시하는 단계;
    상기 제1 메모리 셀 블록의 상기 제1 워드 라인에 대응하는 상기 제2 메모리 셀 블록의 제1 워드 라인의 프로그램 동작을 실시하여 보정된 데이터를 저장하는 단계; 및
    상기 제1 메모리 셀 블록에 저장된 모든 데이터가 상기 제2 메모리 셀 블록으로 모두 저장될 때까지 상기 리드 동작, 상기 ECC 처리 및 상기 프로그램 동작을 반복 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 제2 메모리 셀 블록으로 상기 보정된 데이터가 저장되는 단계에서,
    상기 보정된 데이터의 ECC 코드도 함께 저장되는 불휘발성 메모리 장치의 동작 방법.
  10. 제 1 항에 있어서,
    상기 카피 백 동작을 실시한 후,
    상기 제1 메모리 셀 블록이 사용되지 않도록 인밸리드 블록 처리를 실시하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 제1 메모리 셀 블록의 어드레스가 불휘발성 메모리 소자에 저장되는 불휘발성 메모리 장치의 동작 방법.
  12. 다수의 메모리 셀 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 블록들 중 제1 메모리 셀 블록으로부터 독출된 데이터에 포함된 에러 비트를 ECC 동작으로 보정하기 위한 ECC 처리부;
    상기 독출된 데이터에 포함된 에러 비트의 수가 ECC 동작을 통해 보정 가능한 최대 허용 비트 수와 같거나, 최대 허용 비트 수보다는 적지만 설정된 비트 수보다 많은 경우 상기 제1 메모리 셀 블록이 사용되지 않도록 인밸리드 처리하기 위한 인밸리드 블록 처리부; 및
    상기 제1 메모리 셀 블록에 저장된 데이터를 제2 메모리 셀 블록으로 저장하는 카피 백 동작을 제어하도록 구성된 제어부를 포함하는 불휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 ECC 처리부는 독출된 데이터에서 단위 데이터마다 에러 비트의 수를 카운팅하고, ECC 동작을 통해 보정 가능한 최대 허용 비트 수와 같거나, 최대 허용 비트 수보다는 적지만 설정된 비트 수보다 많은 에러 비트를 포함하는 단위 데이터를 검출하는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 ECC 처리부는 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 50%보다 많은 에러 비트를 포함하는 단위 데이터를 검출하는 불휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 ECC 처리부는 상기 최대 허용 비트 수와 같거나 상기 최대 허용 비트 수의 70%보다 많은 에러 비트를 포함하는 단위 데이터를 검출하는 불휘발성 메모리 장치.
  16. 제 13 항에 있어서,
    상기 ECC 처리부는 상기 메모리 셀 블록에 페이지 단위로 저장된 데이터를 상기 단위 데이터로 설정하거나, 상기 페이지 단위를 2개 내지 8개로 나눈 섹터 단위로 저장된 데이터를 단위 데이터로 설정하는 불휘발성 메모리 장치.
  17. 제 13 항에 있어서,
    상기 ECC 처리부는 상기 단위 데이터를 512비트 또는 512 바이트로 설정하거나, 1024비트 또는 1024 바이트로 설정하거나, 2048비트 또는 2048 바이트로 설정하는 불휘발성 메모리 장치.
  18. 제 12 항에 있어서,
    상기 ECC 처리부는 상기 카피 백 동작 시 상기 제2 메모리 셀 블록에 저장될 ECC 코드를 생성하는 불휘발성 메모리 장치.
  19. 제 12 항에 있어서,
    상기 인밸리드 블록 처리부는 상기 제1 메모리 셀 블록의 어드레스를 불휘발성 메모리 소자에 저장하기 위한 동작을 제어하는 불휘발성 메모리 장치.
  20. 제 12 항에 있어서,
    상기 제어부는 상기 제1 메모리 셀 블록에 저장된 데이터가 상기 ECC 처리부에서 보정된 후 상기 제2 메모리 셀 블록에 저장되도록 상기 카피 백 동작을 제어하는 불휘발성 메모리 장치.
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