KR20190088790A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20190088790A KR1020180007307A KR20180007307A KR20190088790A KR 20190088790 A KR20190088790 A KR 20190088790A KR 1020180007307 A KR1020180007307 A KR 1020180007307A KR 20180007307 A KR20180007307 A KR 20180007307A KR 20190088790 A KR20190088790 A KR 20190088790A
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이종용
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Abstract

본 기술은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 메모리 시스템은 수신되는 복수의 내부 커맨드들에 응답하여 동작하도록 구성된 비휘발성 메모리 장치; 및 호스트로부터 수신되는 복수의 커맨드들에 응답하여 상기 복수의 내부 커맨드들을 생성하여 큐잉하고, 큐잉된 상기 복수의 내부 커맨드들에 대응하는 처리 완료 비트맵 인덱스를 생성하여 저장하는 메모리 컨트롤러를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 보다 구체적으로는 동작 속도를 개선할 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 동작 시 플러쉬 커맨드가 입력되어도 플러쉬 커맨드 다음으로 입력되는 커맨드들의 차단 없이 동작할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 수신되는 복수의 내부 커맨드들에 응답하여 동작하도록 구성된 비휘발성 메모리 장치; 및 호스트로부터 수신되는 복수의 커맨드들에 응답하여 상기 복수의 내부 커맨드들을 생성하여 큐잉하고, 큐잉된 상기 복수의 내부 커맨드들에 대응하는 처리 완료 비트맵 인덱스를 생성하여 저장하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 수신되는 복수의 내부 커맨드들에 응답하여 동작하고, 상기 복수의 내부 커맨드들 각각에 대한 동작을 완료할 경우 동작 완료 신호들을 출력하도록 구성된 비휘발성 메모리 장치; 호스트로부터 수신되는 복수의 커맨드들에 응답하여 상기 복수의 내부 커맨드들을 생성하여 큐잉하고, 큐잉된 상기 복수의 내부 커맨드들을 상기 비휘발성 메모리 장치로 출력하기 위한 프로세서부; 및 상기 복수의 내부 커맨드들에 기초하여 처리 완료 비트맵 인덱스를 생성하고, 상기 동작 완료 신호들에 응답하여 상기 처리 완료 비트맵 인덱스를 업데이트하기 위한 동작 완료 처리부를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 호스트로부터 복수의 커맨드들을 수신하고 상기 복수의 커맨드들에 대응하는 복수의 내부 커맨드들을 큐잉시키는 단계; 큐잉된 상기 복수의 내부 커맨드들에 기초하여 처리 완료 비트맵 인덱스를 생성하는 단계; 상기 큐잉된 상기 복수의 내부 커맨드들에 따라 기입 동작, 리드 동작, 또는 소거 동작을 수행하는 단계; 상기 기입 동작, 상기 리드 동작, 또는 상기 소거 동작이 완료될 경우 동작 완료 신호를 생성하는 단계; 상기 동작 완료 신호에 응답하여 상기 처리 완료 비트맵 인덱스를 업데이트하는 단계; 및 상기 호스트로부터 플러쉬 커맨드를 수신할 경우, 상기 처리 완료 비트맵 인덱스를 이용하여 상기 플러쉬 커맨드 보다 앞서 수신된 상기 복수의 커맨드들에 대한 동작 완료 여부를 체크하여 상기 플러쉬 커맨드에 대한 응답 신호를 상기 호스트로 출력하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 동작 시 플러쉬 커맨드가 입력되어도 플러쉬 커맨드 다음으로 입력되는 커맨드들의 차단 없이 동작함으로써, 메모리 시스템이 연속적으로 동작할 수 있어 메모리 시스템의 동작 속도가 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 6은 호스트로부터 입력된 커맨드들에 따른 내부 커맨드들을 설명하기 위한 구성도이다.
도 7은 도 2의 동작 완료 체크부를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터 수신된 커맨드에 따라 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 수행하도록 비휘발성 메모리 장치(1100)를 제어할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 플러쉬 커맨드를 수신한 경우 플러쉬 커맨드가 수신되기 이전에 수신된 커맨드에 따른 동작이 비휘발성 메모리 장치(1100)에서 수행 완료되었는지 확인하고, 플러쉬 커맨드에 대한 응답 신호를 호스트(2000)로 출력할 수 있다. 실시 예에 따라, 비휘발성 메모리 장치(1100)는 플래쉬 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 비휘발성 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리 장치(1300)에 저장할 수 있다.
실시 예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
실시예에 따라 메모리 시스템(1000)은 버퍼 메모리 장치(1300)를 포함하지 않을 수 있다.
예시로서 PCIe형 SSD의 경우 호스트(2000)는 동작을 기술하기 위해 특정한 형식의 커맨드 셋(command set)을 정의할 수 있다. 예시로서 리드 커맨드의 경우, 논리 어드레스(Logical Block Address; LBA), 데이터 크기(Length), 비트맵 인덱스(Bitmap Index), 슬롯 넘버(Slot), 플러쉬 커맨드 여부를 나타내는 플래그(Flag)를 포함하는 형식으로 구성될 수 있다. 다른 예시로서 기입 커맨드의 경우, 논리 어드레스(Logical Block Address; LBA), 데이터 크기(Length), 비트맵 인덱스(Bitmap Index), 슬롯 넘버(Slot), 플러쉬 커맨드 여부 나타내는 플래그(Flag)를 포함하는 형식으로 구성될 수 있다. 비트맵 인덱스는 커맨드 셋에 대응하는 동작 예를 들어 리드 동작, 기입 동작 등의 정보를 비트맵 형식으로 기록한 정보 데이터이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 310), 동작 완료 체크부(320), 메모리 버퍼부(Memory Buffer; 330), 에러 정정부(ECC; 340), 호스트 인터페이스(Host Interface; 350), 버퍼 제어부(Buffer Control Circuit; 360), 플래쉬 인터페이스(Flash Interface; 370), 데이터 랜더마이저(Data Randomizer; 380), 버퍼 메모리 인터페이스(Buffer Memory Interface; 390) 및 버스(Bus; 400)를 포함할 수 있다.
버스(400)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(310)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(310)는 호스트 인터페이스(350)를 통해 외부의 호스트(2000)와 통신하고, 플래쉬 인터페이스(370)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(310)는 버퍼 메모리 인터페이스(390)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다. 또한 프로세서부(310)는 버퍼 제어부(360)를 통해 메모리 버퍼부(330)를 제어할 수 있다. 프로세서부(310)는 메모리 버퍼부(330)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(310)는 호스트(2000)로부터 입력된 다수의 커맨드들에 대응하는 다수의 내부 커맨드들을 생성하고, 다수의 내부 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(310)는 큐잉된 다수의 내부 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다. 또한 프로세서부(310)는 다수의 내부 커맨드들에 대응하는 복수의 비트맵으로 구성된 비트맵 인덱스(Bitmap Index)를 생성하여 메모리 버퍼부(330)에 저장시킬 수 있다. 프로세서부(310)는 큐잉된 다수의 내부 커맨드들이 순차적으로 비휘발성 메모리 장치(1100)에 전달될 때마다 전달된 내부 커맨드에 대응하는 비트맵을 제거할 수 있다. 또한 프로세서부(310)는 호스트(2000)로부터 플러쉬(Flush) 커맨드가 수신될 경우 플러쉬(Flush) 커맨드가 수신되기 이전에 수신된 커맨드들에 대응하는 내부 커맨드들이 모두 비휘발성 메모리 장치(1100)에 전달되어 수행 완료되었을 경우 호스트(2000)로 플러쉬 커맨드에 대응하는 응답 신호를 생성하여 출력할 수 있다.
동작 완료 체크부(320)는 메모리 버퍼부(330)에 저장되는 복수의 비트맵에 대응하는 복수의 처리 완료 비트맵으로 구성된 처리 완료 비트맵 인덱스를 포함하도록 구성될 수 있다. 복수의 처리 완료 비트맵들은 메모리 버퍼부(330)에 복수의 비트맵들이 생성되어 저장될 때 생성될 수 있다. 또한 내부 커맨드들이 비휘발성 메모리 장치(1100)에 전송되어 수행 완료되었을 경우, 수행된 내부 커맨드에 대응하는 처리 완료 비트맵은 수행 완료 정보가 업데이트된다. 동작 완료 체크부(320)는 플러쉬 커맨드가 수신되기 이전에 생성된 처리 완료 비트맵들이 모두 수행 완료 정보가 업데이트된 경우, 플러쉬 커맨드에 대한 응답신호를 출력할 수 있다. 수행 완료 정보가 업데이트된 처리 완료 비트맵들은 플러쉬 커맨드에 대한 응답 신호가 출력된 후 삭제될 수 있다. 동작 완료 체크부(320)는 프로세서부(310)의 구성 요소로서 프로세서부(310)에 포함될 수 있다.
메모리 버퍼부(330)는 프로세서부(310)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(330)는 프로세서부(310)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(330)는 프로세서부(310)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(330)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다. 메모리 버퍼부(330)는 프로세서부(310)에 의해 큐잉된 복수의 내부 커맨드들을 저장할 수 있으며, 복수의 내부 커맨드들에 대응하는 복수의 비트맵으로 구성된 비트맵 인덱스(Bitmap Index)를 저장할 수 있다.
에러 정정부(340)는 에러 정정을 수행할 수 있다. 에러 정정부(340)는 플래쉬 인터페이스(370)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 인터페이스(370)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(340)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(370)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(340)는 플래쉬 인터페이스(370)의 구성 요소로서 플래쉬 인터페이스(370)에 포함될 수 있다.
호스트 인터페이스(350)는 프로세서부(310)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(350)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(360)는 프로세서부(310)의 제어에 따라, 메모리 버퍼부(330)를 제어하도록 구성될 수 있다.
플래쉬 인터페이스(370)는 프로세서부(310)의 제어에 따라, 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(370)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(330) 및 버퍼 제어부(360)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(310)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(310)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(310)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(370)를 통해 코드들을 로드(load)할 수 있다.
데이터 랜더마이저(Data Randomizer; 380)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(380)는 플래쉬 인터페이스(370)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 플래쉬 인터페이스(370)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(380)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(370)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예시적으로, 데이터 랜더마이저(380)는 플래쉬 인터페이스(370)의 구성 요소로서 플래쉬 인터페이스(370)에 포함될 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(400)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(350), 버퍼 제어부(360), 에러 정정부(340), 플래쉬 인터페이스(370) 및 버퍼 메모리 인터페이스(390)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(350), 프로세서부(310), 버퍼 제어부(360), 플래쉬 인터페이스(370) 및 버퍼 메모리 인터페이스(390)에 연결될 수 있다. 실시 예에 따라 메모리 컨트롤러(1200)는 버퍼 메모리 인터페이스(390)를 포함하지 않을 수 있다.
버퍼 메모리 인터페이스(390)는 프로세서부(310)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 인터페이스(390)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 통신할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간, 다시 말해 메모리 블록 또는 페이지(page)를 할당할 수 있다. 다시 말해 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 물리 어드레스(physical address)는 호스트 물리 어드레스(host physical address)와 구분하여 플래쉬 물리 어드레스(Flash Logical Address)라고 부를 수 있고, 호스트(2000)로부터 수신한 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간에 대응하는 어드레스 일 수 있다.
메모리 시스템(1000)은 상술한 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 비휘발성 메모리 장치(1100)의 메모리 블록에 저장할 수 있다. 이때 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 저장한 메모리 블록을 시스템 블록(system block)이라고 부를 수 있다.
메모리 시스템(1000)이 부팅(booting)될 때 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)는 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(330)에 로드(load)될 수 있다. 또한 메모리 시스템(1000)은 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)에 대한 확인이 필요한 때 비휘발성 메모리 장치(1100)로부터 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 리드 하여 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(330)에 저장할 수 있다. 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(330)를 통칭하여 컨트롤러 버퍼 메모리(Controller Buffer Memory)라고 명명할 수 있다.
다른 예시로서 메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신한 경우, 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간을 할당할 수 있다. 즉 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있고, 이때 새롭게 생성된 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(330)에 업데이트(update) 할 수 있다. 상술한 바와 같이 비휘발성 메모리 장치(1100) 내 데이터 저장 공간을 가리키는 물리 어드레스(physical address)를 플래쉬 물리 어드레스(Flash Logical Address)라고 부를 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 시스템(1000)은 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 메모리 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
프로세서부(310)는 호스트 제어부(Host Control Section; 311), 플래쉬 제어부(Flash Control Section; 312) 및 플래쉬 변환부(Flash Translation Section; 313)를 포함할 수 있다.
호스트 제어부(Host Control Section; 311)는 호스트(2000)와 호스트 인터페이스(350) 및 컨트롤러 버퍼 메모리, 즉 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(Host Control Section; 311)는 호스트(2000)로부터 입력된 데이터를 호스트 인터페이스(350)를 거쳐 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(Host Control Section; 311)는 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring)된 데이터를 호스트 인터페이스(350)를 거쳐 호스트(2000)로 출력하는 동작을 제어할 수 있다.
플래쉬 제어부(Flash Control Section; 312)는 기입 동작시 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring)된 데이터를 비휘발성 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어부(Flash Control Section; 312)는 리드 동작시 비휘발성 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다.
플래쉬 변환부(Flash Translation Section; 313)는 데이터 기입 동작시 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 데이터는 맵핑된 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 공간에 기입될 수 있다. 플래쉬 변환부(Flash Translation Section; 313)는 데이터 기입 동작시 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 맵핑된 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)를 플래쉬 제어부(Flash Control Section; 312)로 전송할 수 있다. 플래쉬 제어부(Flash Control Section; 312)는 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 공간으로부터 데이터를 리드 할 수 있다. 비휘발성 메모리 장치(1100) 내 저장 공간을 가리키는 물리 어드레스는 호스트 물리 어드레스와 구분하여 플래쉬 물리 어드레스라고 명명할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 구체적으로 도 3은 메모리 컨트롤러(1200)와 다수의 채널들(CH1 내지 CHk)을 통해 메모리 컨트롤러(1200)에 연결된 다수의 비휘발성 메모리 장치들(1100)을 포함한 메모리 시스템(1000)을 도시한 것이다.
도 3을 참조하면, 메모리 컨트롤러(1200)는 다수의 채널들(CH1 내지 CHk)을 통해 다수의 비휘발성 메모리 장치들(1100)과 서로 교신할 수 있다. 메모리 컨트롤러(1200)는 다수의 채널 인터페이스(1201)를 포함하고, 다수의 채널들(CH1 내지 CHk) 각각은 다수의 채널 인터페이스들(1201) 중 어느 하나에 연결될 수 있다. 예시적으로 제1 채널(CH1)은 제1 채널 인터페이스(1201)에 연결되고, 제2 채널(CH2)은 제2 채널 인터페이스(1201)에 연결되고, 또한 제k 채널(CHk)은 제k 채널 인터페이스(1201)에 각각 연결될 수 있다. 다수의 채널들(CH1 내지 CHk) 각각은 하나 이상의 비휘발성 메모리 장치(1100)에 연결될 수 있다. 또한 서로 다른 채널에 연결된 비휘발성 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 다시 말해 제1 채널(CH1)에 연결된 비휘발성 메모리 장치(1100)와 제2 채널(CH2)에 연결된 비휘발성 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 예시적으로 메모리 컨트롤러(1200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치(1100)와 제1 채널(CH1)을 통해 데이터 또는 커맨드를 교신하는 중 병렬적으로 제2 채널(CH2)에 연결된 비휘발성 메모리 장치(1100)와 제2 채널(CH2)을 통해 데이터 또는 커맨드를 교신할 수 있다.
다수의 채널들(CH1 내지 CHk) 각각은 다수의 비휘발성 메모리 장치들(1100)에 연결될 수 있다. 이때 하나의 채널에 연결된 다수의 비휘발성 메모리 장치들(1100)은 서로 다른 웨이(Way)를 구성할 수 있다. 예시적으로 하나의 채널에 N개의 비휘발성 메모리 장치(1100)가 연결되고, 각각의 비휘발성 메모리 장치(1100)는 서로 다른 웨이를 구성할 수 있다. 즉 제1 채널(CH1)에 제1 내지 제N 비휘발성 메모리 장치들(1100)이 연결되고, 제1 비휘발성 메모리 장치(1100)는 제1 웨이(Way1)를 구성하고, 제2 비휘발성 메모리 장치(1100)는 제2 웨이(Way2)를 구성하고, 또한 제N 비휘발성 메모리 장치(1100)는 제N 웨이(WayN)을 구성할 수 있다. 또한 도 2와 달리 2개 이상의 비휘발성 메모리 장치들(1100)이 하나의 웨이(Way)를 구성할 수도 있다.
제1 채널(CH1)에 연결된 제1 내지 제N 비휘발성 메모리 장치들(1100) 각각은 서로 제1 채널(CH1)을 공유하므로 메모리 컨트롤러(1200)와 데이터 또는 커맨드를 병렬적으로 동시에 교신할 수 없고 순차적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)에 제1 채널(CH1)을 통해 데이터를 발신하는 동안, 제1 채널(CH1)의 제2 내지 제N 웨이(Way2 ~ WayN)를 구성하는 제2 내지 제N 비휘발성 메모리 장치(1100)는 제1 채널(CH1)을 통해 메모리 컨트롤러(1200)와 서로 데이터 또는 커맨드를 교신할 수 없다. 다시 말해 제1 채널(CH1)을 공유하는 제1 내지 제N 비휘발성 메모리 장치들(1100) 중 어느 하나가 제1 채널(CH1)을 점유하는 동안 제1 채널(CH1)에 연결된 다른 비휘발성 메모리 장치들(1100)은 제1 채널(CH1)을 사용할 수 없다.
제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제2 채널(CH2)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)와 서로 독립적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제1 채널(CH1) 및 제1 채널 인터페이스(1201)를 통해 데이터를 주고 받는 동안, 동시에 메모리 컨트롤러(1200)는 제2 채널(CH2)의 제1 웨이(Way1)을 구성하는 제1 비휘발성 메모리 장치(1100)와 제2 채널(CH2) 및 제2 채널 인터페이스(1201)를 통해 데이터를 주고 받을 수 있다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 내부 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
비휘발성 메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
제어 로직(300)은 외부로부터 내부 커맨드(CMD)가 정상적으로 수신되거나 내부 커맨드(CMD)에 대응하는 동작 예를 들어 프로그램 동작, 리드 동작, 소거 동작 등을 완료한 경우 동작 완료 신호(CMD_confirm)를 출력할 수 있다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
메모리 셀이 2비트의 데이터를 저장할 때 하나의 물리 페이지(PPG)는 2개의 페이지들(PG)을 포함할 수 있다. 이때 하나의 페이지(PG)는 하나의 논리 페이지(LPG) 데이터를 저장할 수 있다. 하나의 메모리 셀은 데이터에 따라 다수의 문턱 전압들(threshold voltage) 중 어느 하나를 가질 수 있고, 하나의 물리 페이지(PPG)에 포함된 다수의 페이지들(PG)은 문턱 전압(threshold voltage)의 차이로 표현될 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 메모리 블록(110)의 단위로 소거 동작을 수행할 수 있다. 예시적으로 하나의 메모리 블록(110)에 저장된 데이터의 일부를 업데이트 하기 위해서는 메모리 블록(110)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(110)에 프로그램 할 수 있다.
도 6은 호스트로부터 입력된 커맨드들에 따른 내부 커맨드들을 설명하기 위한 구성도이다.
도 7은 도 2의 동작 완료 체크부를 설명하기 위한 도면이다.
도 7을 참조하면, 동작 완료 체크부(도 2의 320)는 프로세서부(도 2의 310)에 의해 내부 커맨드들이 생성되어 큐잉될 때, 큐잉되는 내부 커맨드들의 비트맵 인덱스(BM Index)를 참조하여 처리 완료 비트맵으로 구성된 처리 완료 비트맵 인덱스(PGM BM Index; 720)를 생성하여 저장한다. 즉, 동작 완료 체크부(320)는 내부 커맨드들의 비트맵 인덱스(BM Index)들에 각각 대응하는 처리 완료 비트맵들로 구성된 처리 완료 비트맵 인덱스(PGM BM Index)를 생성하여 저장한다. 예를 들어 도 7과 같이 제1 내지 제n 번째 비트맵 인덱스(BM index)에 각각 대응하는 제1 내지 제n 번째 처리 완료 비트맵 인덱스(PGM BM Index)를 생성한다. 또한 동작 완료 체크부(320)는 비휘발성 메모리 장치(도 1의 1100)로부터 동작 완료 신호(CMD_confirm)가 수신될 경우, 수신된 동작 완료 신호(CMD_confirm)에 대응하는 처리 완료 비트맵(예를 들어 제1 내지 제3 처리 완료 비트맵)을 초기 상태에서 완료 상태로 업데이트할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 8을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 설명의 편의를 위하여 호스트(2000)로부터 복수의 기입 커맨드들 및 플러쉬 커맨드이 연속적으로 수신되고, 플러쉬 커맨드가 수신된 이 후 새로운 기입 커맨드들이 수신되는 경우를 일 예로 설명하도록 한다.
호스트(2000)로부터 커맨드들이 메모리 컨트롤러(1200)에 입력되면(S810), 메모리 컨트롤러(1200)의 프로세서부(310)는 수신된 커맨드가 쓰기 동작, 읽기 동작, 또는 소거 동작 들에 대응하는 커맨드인지 또는 플러쉬 커맨드인지 판단하고, 수신된 커맨드가 쓰기 동작, 읽기 동작, 또는 소거 동작 들에 대응하는 커맨드일 경우 수신된 커맨드에 대응하는 내부 커맨드를 생성한다(S820). 프로세서부(310)는 호스트(2000)로부터 계속적으로 수신되는 복수의 커맨드들에 대해 상술한 S820 단계를 반복적으로 수행하여 복수의 내부 커맨드들을 생성할 수 있으며, 생성된 복수의 내부 커맨드들을 우선 순위에 따라 큐잉하여(S830) 메모리 버퍼부(330)에 저장할 수 있다.
도 6을 참조하여 큐잉된 복수의 내부 커맨드 세트를 설명하면 다음과 같다.
복수의 내부 커맨드들은 우선 순위에 따라 순차적으로 큐잉될 수 있으며, 본원 발명의 일 실시 예에서는 최대 n개의 내부 커맨드들이 큐잉될 수 있다. 각 내부 커맨드들은 논리 어드레스(Logical Block Address; LBA), 데이터 크기(Length), 비트맵 인덱스(BM Index), 슬롯 넘버(Slot), 플러쉬 커맨드 여부 나타내는 플래그(Flag)를 포함하는 형식으로 구성될 수 있다.
프로세서부(310)에 의해 내부 커맨드들이 생성되어 큐잉될 때, 동작 완료 체크부(320)는 큐잉되는 내부 커맨드들의 비트맵 인덱스(BM Index)를 참조하여 처리 완료 비트맵으로 구성된 처리 완료 비트맵 인덱스(PGM BM Index)를 생성하여 저장한다. 즉, 동작 완료 체크부(320)는 도 7과 같이 내부 커맨드들의 제1 내지 제n 비트맵 인덱스(BM Index; 1st 내지 nth)들에 각각 대응하는 처리 완료 비트맵들로 구성된 제1 내지 제n 처리 완료 비트맵 인덱스(PGM BM Index; 1st 내지 nth; 720)를 생성하여 저장한다.
호스트(2000)로부터 커맨드들이 수신될 때 함께 수신되는 데이터들은 메모리 버퍼부(330)에 저장될 수 있다(S840). 다른 실시 예로써, 호스트(2000)로부터 커맨드들이 수신될 때 함께 수신되는 데이터들은 버퍼 메모리 장치(1300)에 저장될 수 있다.
플래쉬 제어부(312)는 큐잉된 내부 커맨드들을 큐잉된 순서에 따라 순차적으로 비휘발성 메모리 장치(1100)로 전송하고, 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring)된 데이터를 비휘발성 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 비휘발성 메모리 장치(1100)는 수신된 내부 커맨드 및 데이터에 따른 프로그램 동작을 수행한다(S850).
비휘발성 메모리 장치(1100)는 수신된 내부 커맨드에 따른 내부 동작, 즉 프로그램 동작을 완료한 경우 동작 완료 신호(CMD_confirm)를 출력한다.
동작 완료 체크부(320)는 비휘발성 메모리 장치(1100)로부터 동작 완료 신호(CMD_confirm)가 수신될 경우, 도 7과 같이 수신된 동작 완료 신호(CMD_confirm)에 대응하는 처리 완료 비트맵(예를 들어 제1 내지 제3 처리 완료 비트맵)을 초기 상태에서 완료 상태로 업데이트한다(S860).
복수의 기입 커맨드들이 수신된 이 후, 호스트(2000)로부터 플러쉬 커맨드가 수신되면(S870), 프로세서부(310)는 플러쉬 커맨드에 대응하는 내부 커맨드를 생성하여 큐잉시킨다. 플러쉬 커맨드에 대응하는 내부 커맨드는 도 6과 같이 플래그(Flag)에 플러쉬 커맨드에 대응하는 플래그 데이터(Flush)를 갖는다.
동작 완료 체크부(320)는 플러쉬 커맨드에 대응하는 내부 커맨드의 비트맵 인덱스(BM Index)를 참조하여 플러쉬 커맨드에 대응하는 처리 완료 비트맵을 생성하고, 플러쉬 커맨드에 대응하는 처리 완료 비트맵보다 앞서 생성된 처리 완료 비트맵들의 업데이트 상태를 체크한다. 플러쉬 커맨드에 대응하는 처리 완료 비트맵보다 앞서 생성된 처리 완료 비트맵들이 모두 완료 상태로 업데이트된 경우, 플러쉬 커맨드에 대한 응답 신호를 생성하여 호스트(2000)로 출력한다(S880).
플러쉬 커맨드가 수신된 시점부터 플러쉬 커맨드에 대한 응답 신호가 호스트(2000)로 출력되는 시점 사이의 구간에서도 호스트(2000)로부터 새로운 커맨드들 및 데이터들이 수신될 수 있다. 이 구간에서 수신된 새로운 커맨드들 및 데이터들은 앞서 설명한 단계 S810 내지 S840 단계에 따라 내부 커맨드들을 생성하여 큐잉하고, 데이터들을 메모리 버퍼부(330) 또는 버퍼 메모리 장치(1300)에 버퍼링하여 저장할 수 있다. 이로 인하여 플러쉬 커맨드가 수신되어도 이 후 수신되는 커맨드들에 대한 메모리 시스템의 동작이 연속적으로 수행되어 메모리 시스템의 동작 속도가 개선될 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 비휘발성 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000 : 메모리 시스템
1100 : 비휘발성 메모리 장치
1200 : 메모리 컨트롤러
1300 : 버퍼 메모리 장치
310 : 프로세서부
311 : 호스트 제어부
312 : 플래쉬 제어부
313 : 플래쉬 변환부
320 : 동작 완료 체크부
330 : 메모리 버퍼부
340 : 에러 정정부
350 : 호스트 인터페이스
360 : 버퍼 제어부
370 : 플래쉬 인터페이스
380 : 데이터 랜더마이저
390 : 버퍼 메모리 인터페이스
400 : 버스

Claims (20)

  1. 수신되는 복수의 내부 커맨드들에 응답하여 동작하도록 구성된 비휘발성 메모리 장치; 및
    호스트로부터 수신되는 복수의 커맨드들에 응답하여 상기 복수의 내부 커맨드들을 생성하여 큐잉하고, 큐잉된 상기 복수의 내부 커맨드들에 대응하는 처리 완료 비트맵 인덱스를 생성하여 저장하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 큐잉된 상기 복수의 내부 커맨드들을 순차적으로 출력하여 상기 비휘발성 메모리 장치를 제어하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 복수의 내부 커맨드들 중 수신되는 내부 커맨드에 응답하여 내부 동작을 수행하고, 상기 내부 동작이 완료된 경우 동작 완료 신호를 상기 메모리 컨트롤러로 출력하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 동작 완료 신호에 응답하여 상기 처리 완료 비트맵 인덱스를 업데이트하여 상기 복수의 내부 커맨드들 중 동작 완료된 내부 커맨드 정보를 저장하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 플러쉬 커맨드가 수신된 경우 상기 처리 완료 비트맵 인덱스를 체크하여 상기 플러쉬 커맨드가 수신되기 이전에 생성된 상기 복수의 내부 커맨드들이 모두 동작 완료되었는지 판단하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 내부 커맨드들이 모두 동작 완료되었다고 판단될 경우 상기 플러쉬 커맨드에 대응하는 응답신호를 상기 호스트로 출력하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 컨트롤러는 상기 플러쉬 커맨드가 수신된 이 후, 상기 응답신호를 출력하기 이전에 새롭게 수신되는 커맨드들에 응답하여 새로운 내부 커맨드들을 생성하여 큐잉하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    상기 호스트로부터 수신되는 커맨드들에 응답하여 상기 복수의 내부 커맨드들을 생성하기 위한 프로세서부; 및
    상기 복수의 내부 커맨드들에 대응하는 처리 완료 비트맵 인덱스를 생성하는 동작 완료 체크부를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 메모리 컨트롤러는 큐잉된 상기 내부 커맨드들을 저장하고, 상기 호스트로부터 수신되는 데이터들을 버퍼링하기 위한 메모리 버퍼부를 더 포함하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 동작 완료 체크부는 상기 복수의 내부 커맨드들 각각의 비트맵들에 대응하는 복수의 처리 완료 비트맵들로 구성된 상기 처리 완료 비트맵 인덱스를 생성하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 동작 완료 체크부는 상기 비휘발성 메모리 장치로부터 동작 완료 신호를 수신하여 상기 복수의 처리 완료 비트맵들 중 상기 동작 완료 신호에 대응하는 처리 완료 비트맵을 완료 상태로 업데이트하는 메모리 시스템.
  12. 수신되는 복수의 내부 커맨드들에 응답하여 동작하고, 상기 복수의 내부 커맨드들 각각에 대한 동작을 완료할 경우 동작 완료 신호들을 출력하도록 구성된 비휘발성 메모리 장치;
    호스트로부터 수신되는 복수의 커맨드들에 응답하여 상기 복수의 내부 커맨드들을 생성하여 큐잉하고, 큐잉된 상기 복수의 내부 커맨드들을 상기 비휘발성 메모리 장치로 출력하기 위한 프로세서부; 및
    상기 복수의 내부 커맨드들에 기초하여 처리 완료 비트맵 인덱스를 생성하고, 상기 동작 완료 신호들에 응답하여 상기 처리 완료 비트맵 인덱스를 업데이트하기 위한 동작 완료 처리부를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 동작 완료 처리부는 상기 복수의 내부 커맨드들 각각의 비트맵들에 대응하는 복수의 처리 완료 비트맵들로 구성된 상기 처리 완료 비트맵 인덱스를 생성하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 동작 완료 처리부는 상기 동작 완료 신호들에 응답하여 상기 복수의 처리 완료 비트맵들을 완료 상태로 업데이트하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 동작 완료 처리부는 상기 호스트로부터 플러쉬 커맨드가 수신된 경우 상기 처리 완료 비트맵 인덱스를 체크하여 상기 플러쉬 커맨드가 수신되기 이전에 생성된 상기 복수의 내부 커맨드들이 모두 동작 완료되었는지 판단하는 메모리 시스템.
  16. 제 15 항에 있어서,
    기 동작 완료 처리부는 상기 복수의 내부 커맨드들이 모두 동작 완료되었다고 판단될 경우 상기 플러쉬 커맨드에 대응하는 응답신호를 상기 호스트로 출력하는 메모리 시스템.
  17. 호스트로부터 복수의 커맨드들을 수신하고 상기 복수의 커맨드들에 대응하는 복수의 내부 커맨드들을 큐잉시키는 단계;
    큐잉된 상기 복수의 내부 커맨드들에 기초하여 처리 완료 비트맵 인덱스를 생성하는 단계;
    상기 큐잉된 상기 복수의 내부 커맨드들에 따라 기입 동작, 리드 동작, 또는 소거 동작을 수행하는 단계;
    상기 기입 동작, 상기 리드 동작, 또는 상기 소거 동작이 완료될 경우 동작 완료 신호를 생성하는 단계;
    상기 동작 완료 신호에 응답하여 상기 처리 완료 비트맵 인덱스를 업데이트하는 단계; 및
    상기 호스트로부터 플러쉬 커맨드를 수신할 경우, 상기 처리 완료 비트맵 인덱스를 이용하여 상기 플러쉬 커맨드 보다 앞서 수신된 상기 복수의 커맨드들에 대한 동작 완료 여부를 체크하여 상기 플러쉬 커맨드에 대한 응답 신호를 상기 호스트로 출력하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 처리 완료 비트맵 인덱스는 상기 복수의 내부 커맨드들 각각의 비트맵들에 대응하는 복수의 처리 완료 비트맵들로 구성되며,
    상기 동작 완료 신호에 응답하여 상기 복수의 처리 완료 비트맵들 중 상기 동작 완료 신호에 대응하는 처리 완료 비트맵을 완료 상태로 업데이트하는 메모리 시스템의 동작 방법.
  19. 제 17 항에 있어서,
    상기 플러쉬 커맨드를 수신할 경우 상기 플러쉬 커맨드가 수신되기 이전에 생성된 복수의 처리 완료 비트맵들이 모두 상기 완료 상태로 업데이트될 경우 상기 응답 신호를 출력하는 메모리 시스템의 동작 방법.
  20. 제 17 항에 있어서,
    상기 플러쉬 커맨드가 수신되고 상기 응답 신호가 출력되기 이전에 상기 호스트로부터 새로운 복수의 커맨드들을 수신할 경우, 상기 새로운 복수의 커맨드들에 대응하는 새로운 내부 커맨드들을 생성하여 큐잉하는 메모리 시스템의 동작 방법.
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