CN111240585A - 控制器、包括控制器的存储器系统及其操作方法 - Google Patents

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Abstract

本公开涉及一种存储器系统。该存储器系统包括：存储器装置，被配置成通过写入操作存储数据，并且通过读取操作将所存储的数据作为读取数据输出；缓冲存储器，被配置成存储从存储器装置输出的读取数据；控制器，被配置成控制存储器装置，使得该存储器装置响应于从主机接收的读取请求而执行读取操作，并且控制缓冲存储器将读取数据存储在缓冲存储器中。当读取请求对应于异步读取操作时，控制器可在存储器装置的读取操作完成之后分配缓冲存储器的部分区域作为用于读取数据的存储空间。

Description

控制器、包括控制器的存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年11月29日提交的申请号为10-2018-0151317的韩国专利申请的优先权，其全部公开内容通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，且更特别地，涉及一种控制器、包括该控制器的存储器系统以及操作该存储器系统的方法。
背景技术
近来，计算机环境范例已经转变成普适计算，使得可以随时随地使用计算机系统。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。通常，这种便携式电子装置使用采用存储器装置的存储器系统，换言之，使用数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用存储器装置的数据存储装置提供的优点在于，因为不存在机械驱动部件，所以稳定性和耐用性优异，信息访问速度增加并且功耗减少。存储器系统中采用的具有这些优点的数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
存储器装置分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置尽管具有相对较低的读取和写入速度，但即使在电源中断时也能保持存储在其中的数据。因此，当无论装置是否连接到电源都需要存储需保持数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。闪速存储器可以是NOR型存储器或NAND型存储器。
发明内容
本公开的各个实施例涉及一种能够通过在存储器系统的读取操作期间调整缓冲存储器的分配时间来提高缓冲存储器的效率的存储器系统，以及操作该存储器系统的方法。
本公开的实施例可提供一种存储器系统，该存储器系统包括：存储器装置，被配置成通过写入操作存储数据，并且通过读取操作将所存储的数据作为读取数据输出；缓冲存储器，被配置成存储从存储器装置输出的读取数据；控制器，被配置成控制存储器装置，使得该存储器装置响应于从主机接收的读取请求而执行读取操作，并且控制缓冲存储器，使得读取数据被存储在该缓冲存储器中，其中，当读取请求对应于作为读取操作的异步读取操作时，控制器在存储器装置的读取操作完成之后分配缓冲存储器的部分区域作为用于读取数据的存储空间。
本公开的实施例可提供一种存储器系统，该存储器系统包括：存储器装置，被配置成存储数据、读取所存储的数据并输出读取数据；缓冲存储器，被配置成存储从存储器装置接收的读取数据；以及控制器，被配置成控制存储器装置，使得该存储器装置响应于从主机接收的读取请求而执行读取操作。控制器可包括：处理器，被配置成通过解析读取请求来生成内部命令，并且通过对所生成的内部命令进行排队来生成命令队列；闪存控制电路，被配置成响应于命令队列向存储器装置输出存储器命令；以及辅助缓冲器控制电路，被配置成当内部命令是对应于作为读取操作的异步读取操作的异步读取命令时，在存储器装置响应于存储器命令而完成异步读取操作之后向缓冲存储器分配用于存储读取数据的存储空间。
本公开的实施例可提供一种操作存储器系统的方法，该方法包括：当从主机接收到读取请求时，解析该读取请求，并生成内部命令；当内部命令是异步读取命令时，将该异步读取命令输出到存储器装置；由存储器装置响应于该异步读取命令执行异步读取操作；在存储器装置完成异步读取操作之后，向缓冲存储器分配用于存储从存储器装置读取的读取数据的存储空间；从存储器装置接收读取数据，并将该读取数据存储在缓冲存储器的所分配的存储空间中；并且将所分配的存储空间中存储的读取数据输出到主机。
本公开的实施例可提供一种控制器，该控制器包括：处理器，被配置成解析从主机接收的读取请求，对内部命令进行排队，并生成命令队列；缓冲存储器，被配置成存储从存储器装置接收的读取数据，并将所存储的读取数据输出到主机；以及缓冲存储器控制电路，被配置成当内部命令对应于异步读取操作时，在存储器装置的异步读取操作完成之后，向缓冲存储器分配用于存储读取数据的存储空间。
附图说明
图1是示出根据本公开的实施例的存储器系统的框图。
图2是示出根据本公开的实施例的控制器的配置的框图。
图3是示出根据本公开的实施例的半导体存储器的示图。
图4是示出根据本公开的实施例的存储块的示图。
图5是示出根据本公开的实施例的具有三维结构的存储块的示图。
图6是示出根据本公开的另一实施例的具有三维结构的存储块的示图。
图7是示出根据本公开的实施例的操作存储器系统的方法的流程图。
图8是示出根据本公开的实施例的控制器的配置的框图。
图9是示出根据本公开的实施例的存储器系统的示图。
图10是示出根据本公开的实施例的存储器系统的示图。
图11是示出根据本公开的实施例的存储器系统的示图。
图12是示出根据本公开的实施例的存储器系统的示图。
具体实施方式
本文呈现的具体结构和功能描述针对本公开的实施例。然而，本发明不限于所提供的具体描述或所描述的实施例中的任意一个。
虽然详细地描述了各个实施例，但本发明不限于这些实施例中的任意一个。相反，本发明涵盖落入本公开的精神和范围内的所有替代方案、修改方案、等同方案和其它实施例。
将理解的是，虽然可在本文中使用术语“第一”、“第二”等来识别各个元件，但是这些元件不应受这些术语的限制。这些术语仅用于将元件与否则具有相同名称的另一元件区分开。例如，在不脱离本公开的教导的情况下，一个实例中的第一元件在另一实例中可被称为第二元件。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，该元件可以直接联接或连接到另一元件，或者在其间可存在一个或多个中间元件。相反，应理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，则不存在中间元件。应以相同的方式来解释说明元件之间的关系的其它表述，诸如“在……之间”、“直接在……之间”、“相邻于”或“直接相邻于”。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制。在本公开中，除非上下文另有明确说明，否则单数形式旨在包括复数形式，且反之亦然。将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所陈述的特征、整数、步骤、操作、元件、组件和/或其组合的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。
除非另有定义，否则本文使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，本文使用的术语应当被解释为具有与它们在本说明书和相关技术背景下的含义一致的含义，并且不以理想化或过于形式化的意义来解释，除非本文中明确地如此定义。
将省略对本领域技术人员公知的功能和结构的详细描述，以避免模糊本公开的主题。这旨在使公开的主题清楚。
下面参照附图更全面地描述本公开的各个实施例，其中示出了本公开的优选实施例，使得本领域技术人员能够实践本发明。在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
图1是示出根据本公开的实施例的存储器系统1000的框图。
参照图1，存储器系统1000可包括存储器装置1100、控制器1200和缓冲存储器1300。存储器装置1100可包括多个半导体存储器100。可将多个半导体存储器100划分成多个组。
在图1中，示出了分别通过第一至第n通道CH1至CHn与控制器1200通信的多个组，即n个组。稍后在本文中将参照图3详细地描述每个半导体存储器100。
同一组中的所有半导体存储器可通过一个共用通道来与控制器1200通信。控制器1200可通过多个通道CH1至CHn控制存储器装置1100的多个半导体存储器100。
控制器1200连接在主机1400与存储器装置1100之间。控制器1200可响应于来自主机1400的请求来访问存储器装置1100。例如，控制器1200可响应于从主机1400接收的命令来控制存储器装置1100的读取操作、编程操作、擦除操作和后台操作。控制器1200可提供存储器装置1100与主机1400之间的接口。控制器1200可运行用于控制存储器装置1100的固件。
当从主机1400接收到读取命令时，控制器1200可确定该读取命令是正常读取命令还是异步读取命令，并且基于该确定执行相应的操作。异步读取命令可以是对应于平面交错操作或高速缓存读取操作的读取命令。例如，当从主机1400接收的读取命令是正常读取命令时，在将读取命令输出到存储器装置1100之前，向缓冲存储器1300分配存储空间以获得存储读取数据的空间，此后将读取命令输出到存储器装置1100，从而执行读取操作。随后，当存储器装置1100完成读取操作时，从存储器装置1100接收读取数据并将读取数据存储在缓冲存储器1300的所分配的存储空间中，并且然后将缓冲存储器1300中存储的读取数据输出到主机1400。
当从主机1400接收的读取命令是异步读取命令时，在向缓冲存储器1300分配存储空间之前，将读取命令输出到存储器装置1100，使得存储器装置1100执行读取操作。此后，当存储器装置1100完成读取操作时，在从存储器装置1100接收读取数据之前，立即向缓冲存储器1300分配存储空间，以获得存储读取数据的空间。随后，从存储器装置1100接收读取数据并将读取数据存储在缓冲存储器1300的所分配的存储空间中，并且然后将缓冲存储器1300中存储的读取数据输出到主机1400。
当响应于来自主机1400的请求而执行读取操作时，缓冲存储器1300可临时存储从存储器装置1100读取的数据，并且然后将该数据输出到主机1400。当执行编程操作时，缓冲存储器1300可临时存储从主机1400接收的数据，并且然后将该数据输出到存储器装置1100。图1示出缓冲存储器1300是与控制器1200分开设置的组件，但在另一实施例中，控制器1200可包括缓冲存储器1300。
主机1400可控制存储器系统1000。主机1400可包括诸如以下的便携式电子装置：计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、相机、摄像机或移动电话。主机1400可使用命令来请求存储器系统1000的读取操作、编程操作和擦除操作。
控制器1200和存储器装置1100可被集成到单个半导体装置中。在实施例中，控制器1200和存储器装置1100可被集成到单个半导体装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或微型MMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
在另一实施例中，控制器1200和存储器装置1100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置成将数据存储在半导体存储器中的存储装置。当存储器系统1000被用作SSD时，可大大提高联接到存储器系统1000的主机1400的操作速度。
在实施例中，存储器系统1000可被设置为诸如以下的电子装置的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种装置中的一种、形成计算机网络的各种电子装置中的一种、形成远程信息处理网络的各种电子装置中的一种、RFID装置、或形成计算系统的各种元件中的一种。
在实施例中，存储器装置1100或存储器系统1000可以各种类型的封装来实现。例如，存储器装置1100或存储器系统1000可以诸如以下的类型进行封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(Die in Waffle Pack)、晶圆形式管芯(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图2是示出根据本公开的实施例的例如图1的控制器1200的控制器的示图。
参照图2，控制器1200可包括主机控制电路1210、处理器1220、辅助缓冲器控制电路1230、闪存控制电路1240、主机接口1250、主缓冲器控制电路1260、缓冲存储器接口1270、错误校正电路1280、闪存接口1290和总线1310。
总线1310可提供控制器1200的组件之间的通道。
主机控制电路1210可控制图1的主机1400、主机接口1250以及图1的缓冲存储器1300之间的数据传输。在实施例中，在写入操作期间，主机控制电路1210可控制将从主机1400接收的数据经由主机接口1250缓冲到缓冲存储器1300的操作。在实施例中，在读取操作期间，主机控制电路1210可控制将缓冲到缓冲存储器1300的数据经由主机接口1250输出到主机1400的操作。
处理器1220可控制控制器1200的全部操作并且执行逻辑操作。处理器1220可通过主机接口1250与图1的主机1400通信，并且通过闪存接口1290与图1的存储器装置1100通信。处理器1220可通过缓冲存储器接口1270与图1的缓冲存储器1300通信。
当通过主机接口1250从图1的主机1400接收到读取请求时，处理器1220可解析所接收的请求中包括的命令并生成内部命令。此处，所生成的内部命令可以是正常读取命令或异步读取命令。
处理器1220可驱动被称为闪存转换层(FTL)的固件，以便控制控制器1200的全部操作。FTL可从主机1400接收逻辑块地址(LBA)，并且使用映射表来将LBA转换成物理块地址(PBA)。使用FTL的地址映射方法可根据映射的单位以各种方式进行修改。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。此外，处理器1220可解析从主机1400接收的命令，生成内部命令，并且通过根据优先级对所生成的内部命令进行排队来生成多个命令队列。
映射表可存储在存储器装置1100中，并且可在启动存储器系统的进程期间被读取并存储在缓冲存储器1300中。
当执行异步读取操作时，辅助缓冲器控制电路1230可向缓冲存储器1300分配存储空间，以获得将存储读取数据的空间。换言之，当由处理器1220解析从主机1400接收的命令并因此生成异步读取命令且该异步读取命令作为内部命令被排队时，辅助缓冲器控制电路1230在存储器装置1100响应于该异步读取命令而完成读取操作之后，向缓冲存储器1300分配存储空间以存储存储器装置1100的读取数据。例如，辅助缓冲器控制电路1230可作为闪存控制电路1240的组件而被包括在闪存控制电路1240中。
闪存控制电路1240可响应于多个命令队列而输出用于控制存储器装置1100的多个半导体存储器100的存储器命令。
例如，闪存控制电路1240可作为处理器1220的组件而被包括在处理器1220中。
主机接口1250可在处理器1220的控制下与图1的主机1400通信。主机接口1250可使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和/或低负载DIMM(LRDIMM)。
主缓冲器控制电路1260可在处理器1220的控制下控制缓冲存储器1300。在编程操作期间，主缓冲器控制电路1260可向缓冲存储器1300分配将存储从主机1400接收的编程数据的存储空间。此外，当由处理器1220解析从主机1400接收的命令并因此生成正常读取命令且该正常读取命令作为内部命令被排队时，主缓冲器控制电路1260可在存储器装置1100执行读取操作之前，向缓冲存储器1300分配将存储待读取数据的存储空间。
缓冲存储器接口1270可在处理器1220的控制下与图1的缓冲存储器1300通信。缓冲存储器接口1270可通过通道与缓冲存储器1300通信命令、地址和数据。
错误校正电路1280可执行错误校正操作。错误校正电路1280可基于待通过闪存接口1290被写入到图1的存储器装置1100的数据执行错误校正码(ECC)编码操作。经ECC编码的数据可通过闪存接口1290传输到存储器装置1100。错误校正电路1280可对通过闪存接口1290从存储器装置1100接收的数据执行ECC解码操作。例如，错误校正电路1280可作为闪存接口1290的组件而被包括在闪存接口1290中。
闪存接口1290可在处理器1220的控制下与图1的存储器装置1100通信。闪存接口1290可通过通道与存储器装置1100通信控制信号、地址和数据。
图3是示出根据本公开的实施例的例如图1的半导体存储器100的半导体存储器的示图。
参照图3，半导体存储器100可包括被配置成存储数据的存储器单元阵列10。半导体存储器100可包括外围电路200，该外围电路200被配置成执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。半导体存储器100可包括控制逻辑300，该控制逻辑300被配置成在控制器(例如，图1的控制器1200)的控制下控制外围电路200。
存储器单元阵列10可包括多个存储块MB1至MBk(其中k为正整数)。局部线LL和位线BL1至BLm(其中m为正整数)可联接到存储块MB1至MBk中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。局部线LL可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设(dummy)线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及源极线SL。进一步地，局部线LL可包括虚设线。此外，局部线LL可包括管线。局部线LL可联接到存储块MB1至MBk中的每一个。位线BL1至BLm可共同联接到存储块MB1至MBk。存储块MB1至MBk可被实现为二维或三维结构。在具有二维结构的存储块11中，存储器单元可布置在平行于衬底的方向上。在具有三维结构的存储块11中，存储器单元可堆叠在垂直于衬底的方向上。
外围电路200可在控制逻辑300的控制下对所选择存储块11执行编程操作、读取操作或擦除操作。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入和输出(输入/输出)电路250、通过和失败(通过/失败)检查电路260和源极线驱动器270。
电压生成电路210可响应于操作信号OP_CMD而生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。此外，电压生成电路210可生成第一读取电压和第二读取电压以监测所选择晶体管的阈值电压。在实施例中，第二读取电压可高于第一读取电压。
行解码器220可响应于行解码器控制信号AD_signals1和AD_signals2，将操作电压Vop传输到与所选择存储块11联接的局部线LL。行解码器220可响应于行解码器控制信号AD_signals，选择性地将由电压生成电路210生成的操作电压(例如，编程电压、验证电压和通过电压)施加到局部线LL之中的字线。
在编程电压施加操作期间，响应于行解码器控制信号AD_signals，行解码器220可将编程电压施加到局部线LL的所选择字线，并且将通过电压施加到未选择字线。在读取操作期间，响应于行解码器控制信号AD_signals，行解码器220可将读取电压施加到局部线LL的所选择字线，并且将通过电压施加到未选择字线。
页面缓冲器组230可包括联接到位线BL1至BLm的多个页面缓冲器PB1至PBm。页面缓冲器PB1至PBm可响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，在编程操作期间，页面缓冲器PB1至PBm中的一个页面缓冲器231可临时存储待被编程的数据，或者在读取或验证操作期间，感测位线BL1至BLm的电压或电流。
列解码器240可响应于列地址CADD，在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器PB1至PBm交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从控制器(例如，图1的控制器1200)接收的存储器命令CMD或地址ADD传输到控制逻辑300，或者与列解码器240交换数据。
在读取操作或验证操作期间，通过/失败检查电路260可响应于使能位VRY_BIT<#>来生成参考电流。进一步地，通过/失败检查电路260可将从页面缓冲器组230接收的感测电压VPB与由参考电流产生的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到存储器单元阵列10中包括的存储器单元，并且可控制待施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制待施加到源极线SL的源极线电压。
控制逻辑300可响应于存储器命令CMD和地址ADD来输出操作信号OP_CMD、行解码器控制信号AD_signals、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>，从而控制外围电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL确定目标存储器单元在验证操作期间是否已经通过验证。
图4是示出根据本公开的实施例的例如图3的存储块11的存储块的示图。
参照图4，在存储块11中，彼此平行布置的多个字线可联接在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更详细地，存储块11可包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可被分别联接到串ST，并且源极线SL可被共同联接到串ST。串ST可具有相同的配置；因此，将通过示例详细描述联接到第一位线BL1的串ST。
串ST可包括彼此串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。每个串ST中可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且在每个串ST中可包括多于附图中所示的16个存储器单元F1至F16的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多个字线WL1至WL16。在不同串ST中包括的存储器单元之中，联接到每个字线的一组存储器单元可被称为物理页面PPG。因此，存储块11中包括的物理页面PPG的数量可对应于字线WL1至WL16的数量。
每个存储器单元可存储1位数据。通常将这种存储器单元称为单层单元(SLC)。在这种情况下，每个物理页面PPG可存储单个逻辑页面LPG的数据。每个逻辑页面LPG的数据可包括与单个物理页面PPG中包括的单元的数量相对应的数据位。每个存储器单元可存储2位或更多位数据。通常将这种存储器单元称为多层单元(MLC)。在这种情况下，每个物理页面PPG可存储两个或更多个逻辑页面LPG的数据。
图5是示出根据本公开的实施例的具有三维结构的存储块11的示图。
参照图5，存储块11可以是图3的存储器单元阵列10中的多个存储块MB1至MBk中的任意一个。存储块11可包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形。在存储块11中，可在行方向(即，X方向)上布置m个串。虽然图5示出了在列方向(即，Y方向)上布置两个串，但这是为了清楚起见；可在列方向(即，Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST、漏极选择晶体管DST和存储器单元MC1至MCn可具有彼此相似的结构。源极选择晶体管SST、漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层。例如，可在每个串中设置用于提供沟道层的柱(pillar)。又例如，可在每个串中设置用于提供沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。
在实施例中，布置在相同行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线。布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图5中，第一行中的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到单个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可在垂直方向(即，Z方向)上连续地布置，并且彼此串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn可在垂直方向(Z方向)上连续地布置，并且彼此串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn可通过管道晶体管PT而彼此联接。每个串的第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。在设置虚设存储器单元的情况下，可稳定地控制相应串的电压或电流。各个串的管道晶体管PT的栅极可联接到管线PL。
每个串的漏极选择晶体管DST可联接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的相应位线。在图5中，第一列中的串ST11和ST21可联接到第一位线BL1。第m列中的串ST1m和ST2m可联接到第m位线BLm。
在布置在行方向上的串之中，联接到相同字线的存储器单元可形成一个页面。例如，第一行的串ST11至ST1m中的、联接到第一字线WL1的存储器单元可形成单个页面。第二行的串ST21至ST2m中的、联接到第一字线WL1的存储器单元可形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可选择布置在相应行中的串。当选择字线WL1至WLn中的任意一个时，可从所选择串选择相应的单个页面。
图6是示出根据本公开的另一实施例的具有三维结构的存储块11的示图。
参照图6，存储块11可以是图3的存储器单元阵列10中的多个存储块MB1至MBk中的任意一个。存储块11可包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每一个可在垂直方向(即，Z方向)上延伸。在每个存储块11中，可在行方向(即，X方向)上布置m个串。虽然图6示出在列方向(即，Y方向)上布置两个串，但这是为了清楚起见；可在列方向(即，Y方向)上布置三个或更多个串。
串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同联接到单个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。在设置虚设存储器单元的情况下，可稳定地控制相应串的电压或电流。因此，可提高存储在存储块11中的数据的可靠性。
每个串的漏极选择晶体管DST可联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图7是示出根据本公开的实施例的操作存储器系统的方法的流程图。
另外参照图1至图6描述图7的方法。
作为示例，描述了在存储器系统1000的操作期间从图1的主机1400接收到读取请求的情况。
参照图7，当通过主机接口1250从主机1400接收到读取请求时(步骤S710)，控制器1200的处理器1220解析所接收的请求中包括的命令(步骤S720)。处理器1220驱动FTL，并通过将从主机1400接收的逻辑块地址转换成物理块地址来执行地址映射操作(步骤S730)。处理器1220基于解析的结果生成用于控制存储器装置1100的内部命令，并且根据优先级对所生成的内部命令进行排队，从而生成多个排队的命令(步骤S740)。
在步骤S750中，处理器1220确定所生成的内部命令是否是异步读取命令。
如果确定该内部命令不是异步读取命令，并因此是正常读取命令(S750，“否”)，则在步骤S760中，处理器1220控制主缓冲器控制电路1260，并且在存储器装置1100执行读取操作之前，向缓冲存储器1300分配将存储待读取数据的存储空间。
此后，在步骤S770中，闪存控制电路1240响应于被排队在命令队列中的内部命令(即，正常读取命令)而生成存储器命令CMD，并将该存储器命令CMD输出到存储器装置1100。
在步骤S780中，存储器装置1100中的多个半导体存储器100之中的所选择半导体存储器100响应于来自控制器1200的存储器命令CMD和地址ADD执行读取操作。
在步骤S780中的读取操作完成之后，半导体存储器100将读取数据输出到控制器1200。在步骤S820中，控制器1200的缓冲存储器接口1270控制缓冲存储器1300，使得从存储器装置1100接收的读取数据被存储在被分配到缓冲存储器1300的存储区域中。
在步骤S830中，将缓冲存储器1300中存储的读取数据传输到主机1400。当这种传输操作完成时，在步骤S840中，释放缓冲存储器1300或其被分配的存储区域。换言之，删除或擦除缓冲存储器1300中被分配的存储区域中存储的数据。
返回步骤S750，如果确定内部命令是异步读取命令(S750，“是”)，则在步骤S790中，闪存控制电路1240响应于被排队在命令队列中的内部命令(即，异步读取命令)而生成存储器命令CMD，并将该存储器命令CMD输出到存储器装置1100。
在步骤S800中，存储器装置1100中包括的多个半导体存储器100之中的所选择半导体存储器100响应于来自控制器1200的存储器命令CMD和地址ADD执行读取操作。
当所选择半导体存储器100的读取操作完成时，在步骤S810中，辅助缓冲器控制电路1230向缓冲存储器1300分配将存储待从所选择半导体存储器100传输的读取数据的存储空间。
在步骤S800中的读取操作完成之后，存储器装置1100的半导体存储器100将读取数据输出到控制器1200。在步骤S820中，缓冲存储器接口1270控制缓冲存储器1300，使得从存储器装置1100接收的读取数据被存储在被分配到缓冲存储器1300的存储区域中。随后，在步骤S830中，将缓冲存储器1300中存储的读取数据传输到主机1400。当这种传输操作完成时，在步骤S840中，释放缓冲存储器1300或其被分配的存储区域，使得存储在其中的数据被删除或擦除。
如上所述，在本公开的各个实施例中，当从主机1400接收的读取请求对应于异步读取操作时，将内部命令输出到存储器装置1100，使得在已经执行读取操作之后，向缓冲存储器1300分配存储空间。这样，因为在接收到读取数据之前立即向缓冲存储器1300分配存储空间，所以可有效地使用缓冲存储器1300而没有延迟。
此外，根据本发明的实施例，主缓冲器控制电路1260被配置成结合正常读取操作来向缓冲存储器1300分配存储空间。更进一步，根据本发明的实施例，辅助缓冲器控制电路1230被配置成结合异步读取操作来向缓冲存储器1300分配存储空间。因此，可有效地向缓冲存储器1300分配存储空间。
图8是示出根据本公开的实施例的例如图1的控制器1200的控制器的配置的示图。
参照图8，控制器1200可包括主机控制电路2010、处理器2020、缓冲存储器2030、错误校正电路2040、缓冲存储器控制电路2050、闪存控制电路2060和总线2070。
总线2070可提供控制器1200的组件之间的通道。
主机控制电路2010可控制主机(例如，图1的主机1400)与缓冲存储器2030之间的数据传输。例如，主机控制电路2010可控制将从主机1400接收的数据缓冲到缓冲存储器2030中的操作。在实施例中，主机控制电路2010可控制将缓冲在缓冲存储器2030中的数据输出到主机1400的操作。主机控制电路2010可包括主机接口。
处理器2020可控制控制器1200的全部操作并且执行逻辑操作。处理器2020可通过主机控制电路2010与主机1400通信，并且通过闪存控制电路2060与存储器装置(例如，图1的存储器装置1100)通信。处理器2020可通过将缓冲存储器2030作为操作存储器、高速缓存存储器或缓冲器使用，来控制存储器系统1000的操作。当通过主机控制电路2010从主机1400接收到读取请求时，处理器2020可解析所接收的请求中包括的命令并生成内部命令。此处，可将所生成的内部命令分类成正常读取命令和异步读取命令。
处理器2020可包括闪存转换层(FTL)2021。FTL 2021可驱动固件。固件可存储在直接联接到缓冲存储器2030或处理器2020的附加存储器(未示出)中。可选地，固件可存储在限定在处理器2020中的存储空间中。FTL可从主机1400接收逻辑块地址(LBA)，并且使用映射表来将LBA转换成物理块地址(PBA)。使用FTL的地址映射方法可根据映射的单位而以各种方式修改。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。此外，处理器2020可解析从主机1400接收的命令并生成内部命令，并且可通过根据优先级将所生成的内部命令相对于其它命令进行排队来生成多个排队的命令。
当响应于来自主机1400的请求而执行读取操作时，缓冲存储器2030可临时存储从存储器装置1100读取的数据，并且然后将该数据输出到主机1400。当执行编程操作时，缓冲存储器2030可临时存储从主机1400接收的数据，并且然后将该数据输出到存储器装置1100。
缓冲存储器2030可用作处理器2020的操作存储器、高速缓存存储器或缓冲器。缓冲存储器2030可存储待由处理器2020运行的代码和命令。当响应于来自主机1400的请求而执行读取操作时，缓冲存储器2030可临时存储从存储器装置1100读取的数据，并且然后将该数据输出到主机1400。当执行编程操作时，缓冲存储器2030可临时存储从主机1400接收的数据，并且然后将该数据输出到存储器装置1100。
缓冲存储器2030可包括写入缓冲器2031和读取缓冲器2032。在编程操作期间，写入缓冲器2031可临时存储从主机1400接收的数据，并且然后将临时存储的数据传输到存储器装置1100。在读取操作期间，读取缓冲器2032可临时存储从存储器装置1100接收的数据，并且然后将临时存储的数据传输到主机1400。缓冲存储器2030可包括静态RAM(SRAM)或动态RAM(DRAM)。
错误校正电路2040可执行错误校正操作。错误校正电路2040可基于待通过闪存控制电路2060写入到存储器装置1100的数据执行错误校正码(ECC)编码操作。经ECC编码的数据可通过闪存控制电路2060传输到存储器装置1100。错误校正电路2040可对通过闪存控制电路2060从存储器装置1100接收的数据执行ECC解码操作。例如，错误校正电路2040可作为闪存控制电路2060的组件而被包括在闪存控制电路2060中。
缓冲存储器控制电路2050可包括主缓冲器控制电路2051和辅助缓冲器控制电路2052。
结合编程操作，主缓冲器控制电路2051可向缓冲存储器2030的写入缓冲器2031分配将存储从主机1400接收的编程数据的存储空间。当确定从主机1400接收的命令是正常读取命令时，主缓冲器控制电路2051可在存储器装置1100执行读取操作之前，向读取缓冲器2032分配将存储待读取数据的存储空间。
当确定从主机1400接收的命令是异步读取命令时，辅助缓冲器控制电路2052可在存储器装置1100已响应于异步读取命令完成读取操作之后，向读取缓冲器2032分配将存储读取数据的存储空间。换言之，当作为由处理器2020解析从主机1400接收的命令的结果而生成异步读取命令并对其进行排队时，辅助缓冲器控制电路2052在存储器装置1100响应于对应于异步读取命令的内部命令而完成读取操作之后，向读取缓冲器2032分配存储空间，以存储由存储器装置1100读取的数据。
例如，缓冲存储器控制电路2050可被包括在处理器2020中。
闪存控制电路2060可响应于由处理器2020生成的命令队列，生成并输出用于控制存储器装置1100的存储器命令。在编程操作期间，闪存控制电路2060可控制将缓冲在缓冲存储器2030的写入缓冲器2031中的数据传输和编程到存储器装置1100的操作。在读取操作期间，闪存控制电路2060可控制将响应于命令队列而从存储器装置1100读取的数据缓冲在缓冲存储器2030的读取缓冲器2032中的操作。闪存控制电路2060可包括闪存接口。
图9是示出根据本公开的实施例的存储器系统30000的示图。
参照图9，存储器系统30000可被实现在蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。
可在控制器1200的控制下通过显示器3200输出被编程到存储器装置1100的数据。
控制器1200可使用存储器装置1100中包括的多个存储块中的一些存储块来形成超级块。
无线电收发器3300可通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号转换成能够在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号传输到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据。输入装置3400可被实现在诸如触摸板和计算机鼠标的定点装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在实施例中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器3100的一部分或独立于处理器3100设置的芯片。此外，控制器1200可使用图2或图8所示的控制器的示例来实施。
图10是示出根据本公开的实施例的存储器系统40000的示图。
参照图10，存储器系统40000可被实现在个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储器装置1100和能够控制该存储器装置1100的数据处理操作的控制器1200。
控制器1200可使用存储器装置1100中包括的多个存储块中的一些存储块来形成超级块。
处理器4100可根据从输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
处理器4100可控制存储器系统40000的全部操作，并且控制控制器1200的操作。在实施例中，能够控制存储器装置1100的操作的控制器1200被实现为处理器4100的一部分或独立于处理器4100设置的芯片。此外，控制器1200可使用图2或图8所示的控制器的示例来实施。
图11是示出根据本公开的实施例的存储器系统50000的示图。
参照图11，存储器系统50000可被实现在图像处理装置中，例如数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话或配备有数码相机的平板PC。
存储器系统50000可包括存储器装置1100和控制器1200，该控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。转换后的数字信号可被传输到处理器5100或控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出，或通过控制器1200存储到存储器装置1100。存储在存储器装置1100中的数据可在处理器5100或控制器1200的控制下通过显示器5300输出。
控制器1200可使用存储器装置1100中包括的多个存储块中的一些存储块来形成超级块。
在实施例中，能够控制存储器装置1100的操作的控制器1200被实现为处理器5100的一部分或独立于处理器5100设置的芯片。此外，控制器1200可使用图2或图8所示的控制器的示例来实施。
图12是示出根据本公开的实施例的存储器系统70000的示图。
参照图12，存储器系统70000可被实现在存储卡或智能卡中。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可使用存储器装置1100中包括的多个存储块中的一些存储块来形成超级块。
控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但其不限于此。此外，控制器1200可使用图2或图8所示的控制器1200的示例来实施。
卡接口7100可根据主机60000的协议来接口连接主机60000和控制器1200之间的数据交换。在实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。此处，卡接口可指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方案。
当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下，通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
如上所述，在根据本公开的实施例的存储器系统中，在存储器装置的读取操作已经完成之后，向缓冲存储器分配用于存储读取数据的存储空间。因此，可提高使用缓冲存储器的效率。
虽然已经公开了本发明的实施例，但本领域的技术人员根据本公开将理解的是，在不脱离本发明的范围和精神的情况下，可进行各种修改、添加和替换。
因此，本发明的范围由所附权利要求及其等同方案来限定，而非由之前的描述来限定。
在以上讨论的实施例中，在一些情况下，可选择性地执行或跳过一个或多个步骤。另外，并非总以常规顺序来执行步骤。此外，本文公开的实施例旨在帮助本领域的普通技术人员更清楚地理解本发明，而不是旨在限制本发明的界限。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以进行各种修改。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本发明的精神来解释，而不限制本发明的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改仍然落入如所附权利要求及其等同方案所限定的本发明的精神和范围内。

Claims (20)

1.一种存储器系统，包括：
存储器装置，通过写入操作存储数据，并且通过读取操作将所存储的数据作为读取数据输出；
缓冲存储器，存储从所述存储器装置输出的所述读取数据；
控制器，控制所述存储器装置，使得所述存储器装置响应于从主机接收的读取请求而执行所述读取操作，并且控制所述缓冲存储器，使得所述读取数据被存储在所述缓冲存储器中，
其中，当所述读取请求对应于作为所述读取操作的异步读取操作时，所述控制器在所述存储器装置的所述读取操作完成之后分配所述缓冲存储器的部分区域作为用于所述读取数据的存储空间。
2.根据权利要求1所述的存储器系统，
其中所述控制器解析所述读取请求，并生成内部命令且对所述内部命令进行排队，并且
其中，当所述内部命令是对应于所述异步读取操作的异步读取命令时，在向所述缓冲存储器分配所述存储空间之前将所述异步读取命令输出到所述存储器装置。
3.根据权利要求2所述的存储器系统，其中，当所述读取请求对应于作为所述读取操作的正常读取操作时，所述控制器向所述缓冲存储器分配所述存储空间，并且控制所述存储器装置，使得所述存储器装置执行所述正常读取操作。
4.根据权利要求3所述的存储器系统，其中，当所述内部命令是对应于所述正常读取操作的正常读取命令时，所述控制器在向所述缓冲存储器分配所述存储空间之后将所述正常读取命令输出到所述存储器装置。
5.根据权利要求3所述的存储器系统，其中所述控制器包括：
处理器，通过解析所述读取请求来生成所述内部命令，并且通过对所述内部命令进行排队来生成命令队列；
主缓冲器控制电路，针对所述正常读取操作，向所述缓冲存储器分配用于存储所述读取数据的存储空间；
闪存控制电路，响应于所述命令队列而生成存储器命令，并且将所生成的存储器命令输出到所述存储器装置；以及
辅助缓冲器控制电路，针对所述异步读取操作，向所述缓冲存储器分配所述存储空间。
6.根据权利要求5所述的存储器系统，其中所述辅助缓冲器控制电路在所述存储器装置的所述读取操作完成之后向所述缓冲存储器分配所述存储空间。
7.根据权利要求1所述的存储器系统，其中所述异步读取操作包括平面交错操作或高速缓存读取操作。
8.一种存储器系统，包括：
存储器装置，存储数据，读取所存储的数据，并且输出读取数据；
缓冲存储器，存储从所述存储器装置接收的读取数据；以及
控制器，控制所述存储器装置，使得所述存储器装置响应于从主机接收的读取请求而执行读取操作，
其中所述控制器包括：
处理器，通过解析所述读取请求来生成内部命令，并且通过对所生成的内部命令进行排队来生成命令队列；
闪存控制电路，响应于所述命令队列将存储器命令输出到所述存储器装置；以及
辅助缓冲器控制电路，当所述内部命令是对应于作为所述读取操作的异步读取操作的异步读取命令时，在所述存储器装置响应于所述存储器命令而完成所述异步读取操作之后，向所述缓冲存储器分配用于存储所述读取数据的存储空间。
9.根据权利要求8所述的存储器系统，其中所述控制器进一步包括主缓冲器控制电路：当所述内部命令是对应于作为所述读取操作的正常读取操作的正常读取命令时，在所述闪存控制电路将所述存储器命令输出到所述存储器装置之前，向所述缓冲存储器分配所述存储空间。
10.根据权利要求8所述的存储器系统，其中所述异步读取操作包括平面交错操作或高速缓存读取操作。
11.根据权利要求8所述的存储器系统，其中所述缓冲存储器从所述存储器装置接收所述读取数据，将所述读取数据存储在所分配的存储空间中，并且将所述存储空间中存储的所述读取数据输出到所述主机。
12.根据权利要求11所述的存储器系统，其中所述缓冲存储器将所述读取数据输出到所述主机，并且然后释放所述存储空间中存储的所述读取数据。
13.根据权利要求8所述的存储器系统，
其中，当所述读取请求对应于所述异步读取操作时，所述控制器控制所述存储器装置执行所述异步读取操作，并在所述异步读取操作完成之后向所述缓冲存储器分配所述存储空间，并且
其中，当所述读取请求对应于所述正常读取操作时，所述控制器控制所述存储器装置，使得在向所述缓冲存储器分配所述存储空间之后执行所述正常读取操作。
14.一种操作存储器系统的方法，包括：
当从主机接收到读取请求时，解析所述读取请求，并生成内部命令；
当所述内部命令是异步读取命令时，将所述异步读取命令输出到所述存储器装置；
由所述存储器装置响应于所述异步读取命令来执行异步读取操作；
在所述存储器装置完成所述异步读取操作之后，向缓冲存储器分配用于存储从所述存储器装置读取的读取数据的存储空间；
从所述存储器装置接收所述读取数据，并将所述读取数据存储在所述缓冲存储器的所分配的存储空间中；并且
将所述所分配的存储空间中存储的所述读取数据输出到所述主机。
15.根据权利要求14所述的方法，进一步包括：
当所述内部命令是正常读取命令时，在将所述正常读取命令输出到所述存储器装置之前，向所述缓冲存储器分配所述存储空间；
在向所述缓冲存储器分配所述存储空间之后，将所述正常读取命令输出到所述存储器装置；
由所述存储器装置响应于所述正常读取命令来执行正常读取操作；
在所述存储器装置完成所述正常读取操作之后，从所述存储器装置接收所述读取数据并将所述读取数据存储在所述缓冲存储器的所分配的存储空间中；并且
将所述所分配的存储空间中存储的所述读取数据输出到所述主机。
16.根据权利要求14所述的方法，其中所述异步读取操作包括平面交错操作或高速缓存读取操作。
17.一种控制器，包括：
处理器，解析从主机接收的读取请求，对内部命令进行排队，并生成命令队列；
缓冲存储器，存储从存储器装置接收的读取数据，并将所存储的读取数据输出到所述主机；以及
缓冲存储器控制电路，当所述内部命令对应于异步读取操作时，在所述存储器装置的所述异步读取操作完成之后，向所述缓冲存储器分配用于存储所述读取数据的存储空间。
18.根据权利要求17所述的控制器，其中，当所述内部命令对应于正常读取操作时，所述缓冲存储器控制电路在所述存储器装置执行所述正常读取操作之前向所述缓冲存储器分配用于所述读取数据的所述存储空间。
19.根据权利要求18所述的控制器，其中所述缓冲存储器控制电路包括：
主缓冲器控制电路，针对所述正常读取操作，向所述缓冲存储器分配所述存储空间；以及
辅助缓冲器控制电路，在所述存储器装置的所述异步读取操作完成之后向所述缓冲存储器分配所述存储空间。
20.根据权利要求19所述的控制器，进一步包括闪存控制电路：响应于所述命令队列生成并输出用于控制所述存储器装置的存储器命令，
其中所述主缓冲器控制电路在所述闪存控制电路将所述存储器命令传输到所述存储器装置之前向所述缓冲存储器分配所述存储空间，并且
其中所述辅助缓冲器控制电路在所述闪存控制电路将所述存储器命令传输到所述存储器装置之后向所述缓冲存储器分配所述存储空间。
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