CN113220217A - 存储器系统及其操作方法 - Google Patents

存储器系统及其操作方法 Download PDF

Info

Publication number
CN113220217A
CN113220217A CN202010823944.4A CN202010823944A CN113220217A CN 113220217 A CN113220217 A CN 113220217A CN 202010823944 A CN202010823944 A CN 202010823944A CN 113220217 A CN113220217 A CN 113220217A
Authority
CN
China
Prior art keywords
memory
block
memory block
super
blocks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010823944.4A
Other languages
English (en)
Inventor
裵成原
郑栋在
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113220217A publication Critical patent/CN113220217A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Abstract

本文可提供一种存储器系统及其操作方法。该存储器系统可包括：存储器装置，其包括多个超块，各个超块包括多个存储块；以及控制器，其被配置为控制存储器装置以使得基于来自主机的请求对多个超块中的任一个超块内的所选存储块执行编程操作，其中，当在对所选超块的所选存储块执行的编程操作期间发生编程失败时，控制器被配置为控制存储器装置以使得对所选超块的除了所选存储块之外的剩余存储块执行测试读操作。

Description

存储器系统及其操作方法
技术领域
本公开的各种实施方式涉及电子装置，更具体地，涉及一种存储器系统以及操作该存储器系统的方法。
背景技术
最近，计算机环境的范式已转变为普适计算，其使得能够随时随地使用计算系统。因此，诸如移动电话、数字相机和笔记本计算机的便携式电子装置的使用已快速增加。通常，这些便携式电子装置使用采用存储器装置(换言之，数据存储装置)的存储器系统。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用存储器装置的数据存储装置提供的优点在于，由于不存在机械驱动器，所以稳定性和耐久性优异，信息访问速度非常高，并且功耗低。作为具有这些优点的存储器系统的示例，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
存储器装置主要分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对低的写和读速度，但是即使在供电中断时也保留存储在其中的数据。因此，非易失性存储器装置用于存储不管是否供电均要保留的数据。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型和NAND型。
发明内容
本公开的实施方式可提供一种存储器系统。该存储器系统可包括：存储器装置，其包括多个超块，各个超块包括多个存储块；以及控制器，其被配置为控制存储器装置以使得基于来自主机的请求对多个超块中的任一个超块内的所选存储块执行编程操作，其中，当在对所选超块的所选存储块执行的编程操作期间发生编程失败时，控制器被配置为控制存储器装置以使得对所选超块的除了所选存储块之外的剩余存储块执行测试读操作。
本公开的实施方式可提供一种存储器系统。该存储器系统可包括：存储器装置，其包括多个存储块；以及控制器，其被配置为控制存储器装置以使得基于来自主机的请求对所述多个存储块当中的第一存储块执行编程操作，其中，当在对第一存储块执行的编程操作期间发生编程失败时，控制器被配置为控制存储器装置以使得对第一存储块所在的超块中的第二存储块执行测试读操作，并且被配置为控制存储器装置以使得基于测试读操作的结果来对第二存储块执行数据移位操作。
本公开的实施方式可提供一种操作存储器系统的方法。该方法可包括以下步骤：对从多个存储块当中选择的存储块执行编程操作；当在所选存储块中发生编程失败时，对所选存储块所在的超块中所包括的除了所选存储块之外的剩余存储块执行测试读操作；以及对剩余存储块当中的作为测试读操作的结果已发生读失败的存储块执行数据移位操作。
附图说明
图1是示出根据本公开的实施方式的存储器系统的框图。
图2是示出图1的控制器的配置的框图。
图3是示出图1的半导体存储器的图。
图4是示出图3的存储块的图。
图5是示出具有3D结构的存储块的示例的图。
图6是说明超块的配置图。
图7是示出根据本公开的实施方式的存储器系统的操作方法的流程图。
图8是示出存储器系统的实施方式的图。
图9是示出存储器系统的实施方式的图。
图10是示出存储器系统的实施方式的图。
图11是示出存储器系统的实施方式的图。
具体实施方式
现在将在下文参照附图更充分地描述本公开的各种实施方式，附图中示出本公开的优选实施方式，以使得本领域技术人员可容易地实践本公开的技术精神。
本公开的各种实施方式涉及一种能够抑制包括在存储器装置中的存储块中发生错误的可能性的存储器系统以及操作该存储器系统的方法。
图1是示出根据本公开的实施方式的存储器系统的框图。
参照图1，存储器系统1000可包括存储器装置1100和控制器1200。存储器装置1100可包括多个半导体存储器100。多个半导体存储器100可被分成多个组GR1至GRn。此外，存储器系统1000可将包括在多个半导体存储器100中的多个存储块分成多个超块，各个超块包括至少一个存储块。上述超块将稍后参照图6描述。
在图1中，示出多个组GR1至GRn分别通过第一通道CH1至第n通道CHn与控制器1200通信。各个半导体存储器100将稍后参照图3来描述。
组GR1至GRn可通过一个公共通道分别与控制器1200通信。控制器1200可通过多个通道CH1至CHn来控制存储器装置1100的多个半导体存储器100。
控制器1200联接在主机1400与存储器装置1100之间。控制器1200可基于来自主机1400的请求来访问存储器装置1100。例如，控制器1200可基于从主机1400接收的请求来控制存储器装置1100的读操作、写操作、擦除操作和后台操作。控制器1200可在存储器装置1100和主机1400之间提供接口。控制器1200可运行固件以控制存储器装置1100。另外，当在基于来自主机1400的请求对存储器装置1100内的超块中的存储块执行的编程操作或读操作期间发生失败时，控制器1200可控制存储器装置1100以使得对包括在超块中的附加存储块执行测试读操作。控制器1200可确定对于作为测试读操作的结果检测到读失败的存储块，可在存储块中潜在地发生错误。然后，控制器可控制对应存储块执行数据移位操作以使存储在存储块中的有效数据移位到附加存储块并存储在附加存储块中。
上述存储器系统1000可被设计为另外包括缓冲存储器。
主机1400可控制存储器系统1000。主机1400可包括诸如计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、相机、摄像机和移动电话的便携式电子装置。主机1400可通过命令请求存储器系统1000的写操作、读操作或擦除操作。
控制器1200和存储器装置1100可被集成到单个半导体装置中。在示例性实施方式中，控制器1200和存储器装置1100可被集成到单个半导体装置中以形成存储卡。例如，控制器1200和存储器装置1100可被集成到单个半导体装置中以形成诸如PC卡(例如，个人计算机存储卡国际协会：PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
控制器1200和存储器装置1100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机1400的操作速度可显著改进。
在实施方式中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、三维(3D)电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种电子装置中的一个、用于形成计算机网络的各种电子装置中的一个、用于形成信息通信网络的各种电子装置中的一个、射频识别(RFID)装置或用于形成计算系统的各种元件中的一个的电子装置的各种元件中的一个来提供。
在示例性实施方式中，存储器装置1100或存储器系统1000可被安装为各种类型的封装。例如，存储器装置1100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的类型来封装和安装。
图2是示出图1的控制器的配置的框图。
参照图2，控制器1200可包括主机控制器1210、处理器1220、存储器缓冲器1230、纠错电路1240、闪存控制器1250和总线1310。
总线1310可在控制器1200的组件之间提供通道。
主机控制器1210可控制图1的主机1400与存储器缓冲器1230之间的数据传输。在示例中，主机控制器1210可控制将从主机1400输入的数据缓冲在存储器缓冲器1230中的操作。在示例中，主机控制器1210可控制将缓冲在存储器缓冲器1230中的数据输出到主机1400的操作。主机控制器1210可包括主机接口。
处理器1220可控制控制器1200的总体操作并执行逻辑操作。处理器1220可通过主机控制器1210与图1的主机1400通信并且可通过闪存控制器1250与图1的存储器装置1100通信。处理器1220可根据优先级来重排从图1的主机1400接收的多个主机命令，然后处理器1220可生成命令队列以控制闪存控制器1250。另外，处理器1220可控制存储器缓冲器1230。处理器1220可使用存储器缓冲器1230作为工作存储器、高速缓存存储器或缓冲存储器来控制存储器系统的操作。
处理器1220可包括闪存转换层(FTL)1221和超块管理器1222。
闪存转换层(FTL)1221可运行固件。固件可被存储在直接联接到缓冲存储器1230或处理器1220的附加存储器(未示出)中，或者存储在处理器1220中的存储空间中。另外，FTL 1221可在写操作期间将与从主机1400输入的地址(例如，逻辑地址)对应的物理地址映射到逻辑地址。此外，FTL 1221可在读操作期间检查映射到从主机1400输入的逻辑地址的物理地址。
此外，FTL 1221可基于从主机1400接收的主机命令来生成命令队列以控制闪存控制器1250。
当在对存储器装置1100中所包括的多个存储块当中的第一存储块执行的编程操作或读操作期间发生失败时，FTL 1221可控制存储器装置1100以使得对已发生失败的第一存储块所在的超块中所包括的第二存储块执行测试读操作。另外，FTL 1221可控制存储器装置1100以使得对作为测试读操作的结果已发生读失败的第二存储块当中的第三存储块执行数据移位操作。可对第二存储块的所有页或者第二存储块的页当中的与已发生失败的第一存储块相同的页执行测试读操作。例如，当在第一存储块的第n页中发生编程操作失败或读操作失败时，可对第二存储块的第n页执行测试读操作。
超块管理器1222可将图1的存储器装置1100内的多个半导体存储器100的存储块分成多个超块，各个超块具有至少一个存储块，然后，超块管理器1222可管理超块。当对单个超块内的存储块执行数据移位操作时，超块管理器1222可管理超块以使得要存储移位的数据的新存储块被包括在超块中。
存储器缓冲器1230可用作处理器1220的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1230可存储由处理器1220执行的代码和命令。存储器缓冲器1230可存储处理器1220所处理的数据。存储器缓冲器1230可包括静态RAM(SRAM)或动态RAM(DRAM)。存储器缓冲器1230可存储由处理器1220生成的命令队列。
纠错电路1240可执行纠错。纠错电路1240可基于要通过闪存控制器1250写到图1的存储器装置1100的数据来对纠错码(ECC)进行编码。经ECC编码的数据可通过闪存控制器1250传送到存储器装置1100。纠错电路1240可将通过闪存控制器1250从存储器装置1100接收的数据上的ECC解码。在实施方式中，纠错电路1240可以是闪存控制器1250内的组件。另外，在测试读操作期间，纠错电路1240可基于读取的数据来确定测试读操作的结果。例如，当包含在所读取的数据中的错误比特数大于最大允许错误比特数时，纠错电路1240可确定测试读操作的结果为失败。另一方面，当错误比特数小于或等于最大允许错误比特数时，纠错电路1240可确定测试读操作的结果为通过。
闪存控制器1250可基于处理器1220所生成的命令队列来生成并输出内部命令以控制存储器装置1100。在数据写操作期间，闪存控制器1250可通过将缓冲在存储器缓冲器1230中的数据发送到存储器装置1100来控制编程操作。在示例中，在读操作期间，闪存控制器1250可基于命令队列来控制将从存储器装置1100读取和输出的数据缓冲在存储器缓冲器1230中的操作。闪存控制器1250可包括闪存接口。
此外，闪存控制器1250可控制存储器装置1100以使得基于处理器1220执行对所选存储块的测试读操作，并且闪存控制器1250可在测试读操作期间将从存储器装置1100接收的读取的数据发送到纠错电路1240。
此外，闪存控制器1250可控制存储器装置1100以使得基于处理器1220对所选存储块执行数据移位操作。另外，在数据移位操作期间，闪存控制器1250可将从所选存储块接收的读取的数据存储在存储器缓冲器1230中。此后，闪存控制器1250可将存储在存储器缓冲器1230中的数据发送到处于擦除状态的新存储块。
图3是示出图1的半导体存储器100的图。
参照图3，半导体存储器100可包括存储数据的存储器单元阵列10。半导体存储器100可包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列10中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。半导体存储器100可包括基于控制器(例如，图1的1200)来控制外围电路200的控制逻辑300。
存储器单元阵列10可包括多个存储块MB1至MBk 11(k是正整数)。局部线LL和位线BL1至BLm(其中m是正整数)可联接到存储块MB1至MBk 11中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，局部线LL可包括布置在第一选择线与字线之间以及布置在第二选择线与字线之间的虚设线。这里，第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线SL。例如，局部线LL还可包括虚设线。例如，局部线LL还可包括管线。局部线LL可联接到存储块MB1至MBk 11中的每一个，并且位线BL1至BLm可共同联接到存储块MB1至MBk 11。存储块MB1至MBk 11可各自按照二维(2D)或三维(3D)结构实现。例如，具有2D结构的存储块11中的存储器单元可平行布置在基板上。例如，具有3D结构的存储块11中的存储器单元可在基板上垂直层叠。
外围电路200可基于控制逻辑300对所选存储块11执行编程操作、读操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可基于操作信号OP_CMD来生成用于编程操作、读操作和擦除操作的各种操作电压Vop。此外，电压发生电路210可基于操作信号OP_CMD选择性地对局部线LL进行放电。例如，电压发生电路210可基于控制逻辑300来生成诸如编程电压、验证电压、通过电压和选择晶体管操作电压的各种电压。
行解码器220可基于行解码器控制信号AD_signals将操作电压Vop传送到与所选存储块11联接的局部线LL。例如，行解码器220可基于行解码器控制信号AD_signals将电压发生电路210所生成的操作电压(例如，编程电压、验证电压、通过电压等)选择性地施加到局部线LL的字线。
在编程电压施加操作期间，行解码器220可基于行解码器控制信号AD_signals将电压发生电路210所生成的编程电压施加到局部线LL的所选字线。行解码器220可将电压发生电路210所生成的通过电压施加到剩余字线(即，未选字线)。另外，在读操作期间，行解码器220可基于行解码器控制信号AD_signals将电压发生电路210所生成的读电压施加到局部线LL的所选字线。行解码器220可将电压发生电路210所生成的通过电压施加到剩余字线(即，未选字线)。
页缓冲器组230可包括联接到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可基于页缓冲器控制信号PBSIGNALS来操作。例如，页缓冲器PB1至PBm231可在编程操作期间暂时存储要编程的数据，或者可在读操作或验证操作期间感测位线BL1至BLm的电压或电流。
列解码器240可基于列地址CADD在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从控制器(例如，图1的1200)接收的内部命令CMD和地址ADD发送到控制逻辑300，或者输入/输出电路250可与列解码器240交换数据DATA。
在读操作或验证操作期间，通过/失败检查电路260可基于使能比特VRY_BIT<#>来生成基准电流，将从页缓冲器组230接收的感测电压VPB与使用基准电流生成的基准电压进行比较，然后输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到包括在存储器单元阵列10中的存储器单元，并且可控制要施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL并且可基于源极线控制信号CTRL_SL来控制要施加到源极线SL的源极线电压。
控制逻辑300可通过基于内部命令CMD和地址ADD输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和使能比特VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可基于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
图4是示出图3的存储块的图。
参照图4，存储块11可被配置为使得并行布置的多条字线联接在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。详细地，存储块11可包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可分别联接到串ST，并且源极线SL可共同联接到串ST。由于串ST可具有相同的配置，所以下面将作为示例详细描述联接到第一位线BL1的串ST。
串ST可包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST可包括一个或更多个源极选择晶体管SST和漏极选择晶体管DST，并且可包括比图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST内的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的联接到同一字线的一组存储器单元可被称为“物理页PPG”。因此，数量与字线WL1至WL16的数量相同的物理页PPG可被包括在存储块11中。
一个存储器单元可存储一比特的数据。这通常被称为“单级单元(SLC)”。在这种情况下，一个物理页PPG可存储与一个逻辑页LPG对应的数据。与一个逻辑页LPG对应的数据可包括与包括在一个物理页PPG中的单元的数量相同的数据比特数。此外，一个存储器单元可存储两比特或更多比特的数据。该单元通常被称为“多级单元(MLC)”。这里，一个物理页PPG可存储与两个或更多个逻辑页LPG对应的数据。
图5是示出具有3D结构的存储块的示例的图。
参照图5，存储器单元阵列10可包括多个存储块MB1至MBk 11。各个存储块11可包括多个串ST11至ST1m和ST21至ST2m。串ST11至ST1m和ST21至ST2m中的每一个可沿着垂直方向(例如，z方向)延伸。在存储块11中，m个串可布置在行方向(例如，X方向)上。尽管在图5中示出两个串布置在列方向(例如，Y方向)上，但是该实施方式是为了描述方便而给出，在其它实施方式中，三个或更多个串可布置在列方向(例如，Y方向)上。
串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行中的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。在其它实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到单个源极选择线。
在各个串中，第一存储器单元MC1至第n存储器单元MCn可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。当提供虚设存储器单元时，可稳定地控制对应串的电压或电流。因此，存储在存储块11中的数据的可靠性可改进。
各个串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到沿着行方向延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图6是说明超块的配置图。
参照图6，多个半导体存储器100_1至100_x中的每一个可包括多个存储块MB1至MBk。多个超块SB1至SB3中的每一个可包括多个半导体存储器100_1至100_x中的每一个中包括的多个存储块MB1至MBk中的至少一个。例如，第一超块SB1可包括第一半导体存储器100_1的第一存储块MB1和第二半导体存储器100_2的第一存储块MB1。另外，第二超块SB2可包括第一半导体存储器100_1的第二存储块MB2。
在超块中未包括的存储块当中，处于擦除状态的自由块可被配置为在配置新超块时被包括在新超块中，或者可在现有超块中需要附加自由块时新添加并指派给现有超块。
图7是示出根据本公开的实施方式的存储器系统的操作方法的流程图。
下面将参照图1至图7描述根据本公开的实施方式的存储器系统的操作方法。
下面将作为示例描述对存储器装置1100的超块当中的超块SB3中所包括的存储块中的一个(例如，100_1的MB3)执行编程操作的情况。
当从主机1400接收到与写操作对应的主机命令和要编程的数据时，控制器1200可控制存储器装置1100以使得对从存储器装置1100内的多个存储块当中选择的存储块执行写操作。例如，控制器1200可通过对主机命令进行排队来生成命令队列，根据命令队列来生成命令CMD，并将命令CMD发送到所选存储块(例如，100_1的MB3)内的半导体存储器100_1。此时，要编程的数据DATA可与命令CMD一起被发送。在步骤S710，半导体存储器100_1可基于所接收的命令CMD来以页为基础对所选存储块MB3执行编程操作。
在基于页执行的编程操作期间，可在步骤S720确定在对所选页的编程操作中是否发生失败。例如，当即使在对所选页执行所有设定的编程脉冲(在增量阶跃脉冲编程(ISPP)型编程操作期间应用)之后，对所选页的编程操作仍未完成时，可确定发生了编程失败。
在步骤S720，当确定在所选存储块(例如，100_1的MB3，在步骤S720为否的情况下)中所包括的页中未发生编程失败时，编程操作可终止。
在步骤S720，当确定在所选存储块(例如，100_1的MB3，在步骤S720为是的情况下)的所选页中发生了编程失败时，可确定所选存储块(例如，100_1的MB3)是坏块，然后重新选择处于擦除状态的附加存储块并且对附加存储块重新执行编程操作。可由控制器1200的超块管理器1222管理重新选择的处于擦除状态的附加存储块，使得其被包括在超块SB3中。
控制器1200的闪存转换层(FTL)1221可控制存储器装置1100以使得对包括已发生编程失败的存储块(例如，100_1的MB3)的超块SB3中所包括的剩余存储块(例如，100_2的MB2和MB3以及100_x的MB1)执行测试读操作。在步骤S730，存储器装置1100可基于控制器1200对包括在超块SB3中的剩余存储块(例如，100_2的MB2和MB3以及100_x的MB1)执行测试读操作。测试读操作可对剩余存储块(例如，100_2的MB2和MB3以及100_x的MB1)的所有页执行，或者可对与已发生编程失败的存储块(例如，100_1的MB3)的页相同的页执行。
在测试读操作期间读取的数据可被发送到控制器1200的纠错电路1240，并且该数据可用于在步骤S740确定测试读操作的结果。例如，纠错电路1240可基于在测试读操作期间读取的数据来确定测试读操作的结果。例如，当包含在读取的数据中的错误比特数大于最大允许错误比特数时，纠错电路1240可确定测试读操作的结果为失败。另一方面，当错误比特数小于或等于最大允许错误比特数时，纠错电路1240可确定测试读操作的结果为通过。
在步骤S740，当确定在剩余存储块(例如，100_2的MB2和MB3以及100_x的MB1)中未发生读失败时(在否的情况下)，编程操作终止。
在步骤S740，当确定在剩余存储块(例如，100_2的MB2和MB3以及100_x的MB1，在步骤S720为是的情况下)中的至少一个中发生读失败时，控制器1200的FTL 1221可在步骤S750控制存储器装置1100以使得对发生了测试读失败的存储块执行数据移位操作。在数据移位操作期间，存储器装置1100可读取存储在发生了测试读失败的存储块中的有效数据并且可将有效数据发送到控制器1200。在将所接收的数据暂时存储在存储器缓冲器1230中之后，控制器1200可选择要重新存储数据的新存储块并且可将要编程的数据发送到具有所选存储块的半导体存储器。具有所选存储块的半导体存储器可接收要编程的数据并且可将所接收的数据编程到所选存储块。控制器1200的超块管理器1222可管理超块以使得所选存储块被包括在超块SB3中。
如上所述，在本公开的实施方式中，当在对所选存储块执行的编程操作期间发生失败时，对所选存储块所在的超块内的剩余存储块执行测试读操作，以使得可检测可能发生潜在错误的存储块，并且存储在所检测到的存储块中的有效数据可被移位并存储在附加存储块中。通过该操作，可预先检测可能发生潜在错误的存储块。
在本公开的上述实施方式中，作为示例描述了对所选存储块执行的编程操作。然而，与编程操作相同的方案也可应用于对所选存储块执行的读操作。例如，当在对所选存储块执行的读操作期间发生读失败时，对包括在所选存储块所在的超块中的剩余存储块执行测试读操作，以使得可检测可能发生潜在错误的存储块，并且存储在所检测到的存储块中的有效数据可被移位并存储在附加存储块中。
图8是示出存储器系统的实施方式的图。
参照图8，存储器系统30000可被实现在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的控制器1200。控制器1200可基于处理器3100来控制存储器装置1100的数据访问操作(例如，编程操作、擦除操作或读操作)。
编程到存储器装置1100的数据可基于控制器1200经由显示器3200输出。
存储器装置1100可被配置为包括至少一个超块，如图6所示。
无线电收发器3300可通过天线ANT来交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并且可将所处理的信号发送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号发送到存储器装置1100。此外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据经由显示器3200输出。
在实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器3100的一部分或者与处理器3100分开提供的芯片。此外，控制器1200可通过图2所示的控制器的示例来实现。
图9是示出存储器系统的实施方式的图。
参照图9，存储器系统40000可被具体实现在个人计算机、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储数据的存储器装置1100以及能够控制存储器装置1100的数据处理操作的控制器1200。
存储器装置1100可被配置为包括至少一个超块，如图6所示。
处理器4100可基于通过输入装置4200输入的数据经由显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作并且可控制控制器1200的操作。在实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器4100的一部分或者与处理器4100分开提供的芯片。此外，控制器1200可通过图2所示的控制器的示例来实现。
图10是示出存储器系统的实施方式的图。
参照图10，存储器系统50000可被实现在例如数字相机、设置有数字相机的移动电话、设置有数字相机的智能电话或设置有数字相机的平板PC的图像处理装置中。
存储器系统50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且所转换的数字信号可被发送到处理器5100或控制器1200。基于处理器5100，所转换的数字信号可经由显示器5300输出，或者可通过控制器1200存储在存储器装置1100中。此外，存储在存储器装置1100中的数据可基于处理器5100或控制器1200经由显示器5300输出。
存储器装置1100可被配置为包括至少一个超块，如图6所示。
在实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器5100的一部分或者与处理器5100分开提供的芯片。此外，控制器1200可通过如图2所示的控制器的示例来实现。
图11是示出存储器系统的实施方式的图。
参照图11，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
存储器装置1100可被配置为包括至少一个超块，如图6所示。
控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是(但不限于)安全数字(SD)卡接口或多媒体卡(MMC)接口。此外，控制器1200可通过如图2所示的控制器的示例来实现。
卡接口7100可基于主机60000的协议方便主机60000与控制器1200之间的数据交换。在实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。这里，卡接口7100可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者硬件所执行的信号传输方法。
当存储器系统70000联接到诸如PC、平板PC、数字相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可基于微处理器6100通过卡接口7100和控制器1200来执行与存储器装置1100的数据通信。
通过在存储器装置的超块中所包括的特定存储块中发生失败时对包括在超块中的剩余存储块执行测试读操作，本公开可抑制发生错误的可能性。
尽管出于例示性目的公开了本公开的示例性实施方式，但本领域技术人员将理解，可进行各种修改、添加和替换。因此，本公开的范围必须由所附权利要求以及权利要求的等同物限定，而非由前面的描述限定。
相关申请的交叉引用
本申请要求2020年2月5日提交于韩国知识产权局的韩国专利申请号10-2020-0013908的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器系统，该存储器系统包括：
存储器装置，该存储器装置包括多个超块，各个所述超块包括多个存储块；以及
控制器，该控制器被配置为控制所述存储器装置以使得基于来自主机的请求对多个所述超块中的任一个超块内的所选存储块执行编程操作，
其中，当在对所选超块的所述所选存储块执行的所述编程操作期间发生编程失败时，所述控制器被配置为控制所述存储器装置以使得对所述所选超块的除了所述所选存储块之外的剩余存储块执行测试读操作。
2.根据权利要求1所述的存储器系统，其中，当在所述所选存储块中发生所述编程失败时，所述存储器装置被配置为从所述所选超块的所述多个存储块当中选择处于擦除状态的新存储块并且对所述新存储块执行所述编程操作。
3.根据权利要求1所述的存储器系统，其中，所述存储器装置对所述所选超块的所述剩余存储块中的一个存储块内的页执行所述测试读操作，并且
其中，被执行所述测试读操作的页与所述所选超块的所述所选存储块中的已发生所述编程失败的页相同。
4.根据权利要求1所述的存储器系统，其中，在所述测试读操作期间，所述存储器装置对所述剩余存储块的所有页执行所述测试读操作。
5.根据权利要求1所述的存储器系统，其中，所述控制器控制所述存储器装置以使得对作为所述测试读操作的结果已发生失败的存储块执行数据移位操作。
6.根据权利要求5所述的存储器系统，其中，所述数据移位操作被配置为读取存储在已发生失败的存储块中的有效数据，并且被配置为将所述有效数据存储在所述剩余存储块当中的处于擦除状态的新存储块中。
7.根据权利要求6所述的存储器系统，其中，所述控制器管理所述超块以使得所述新存储块被包括在包括已发生失败的所述所选存储块的所述所选超块中。
8.一种存储器系统，该存储器系统包括：
存储器装置，该存储器装置包括多个存储块；以及
控制器，该控制器被配置为控制所述存储器装置以使得基于来自主机的请求对所述多个存储块当中的第一存储块执行编程操作，
其中，当在对所述第一存储块执行的所述编程操作期间发生编程失败时，所述控制器被配置为控制所述存储器装置以使得对所述第一存储块所在的超块中的第二存储块执行测试读操作，并且被配置为控制所述存储器装置以使得基于所述测试读操作的结果对所述第二存储块执行数据移位操作。
9.根据权利要求8所述的存储器系统，其中，所述控制器包括：
处理器，该处理器被配置为管理所述超块并且控制所述存储器装置以使得执行所述测试读操作；以及
纠错电路，该纠错电路被配置为确定所述测试读操作的结果。
10.根据权利要求9所述的存储器系统，其中，
所述处理器控制所述存储器装置以使得对所述第二存储块当中的作为所述测试读操作的结果已发生失败的第三存储块执行所述数据移位操作，并且
所述数据移位操作被配置为使存储在所述第三存储块中的有效数据移位到所述多个存储块当中的处于擦除状态的第四存储块并且将所述有效数据存储在所述第四存储块中。
11.根据权利要求10所述的存储器系统，其中，所述处理器管理所述超块以使得已完成所述数据移位操作的所述第四存储块被包括在所述第一存储块和所述第二存储块所在的超块中。
12.根据权利要求8所述的存储器系统，其中，所述存储器装置对所述超块的所述第二存储块内的页执行所述测试读操作，并且
其中，被执行所述测试读操作的页与所述超块的所述第一存储块中的已发生所述编程失败的页相同。
13.根据权利要求8所述的存储器系统，其中，在所述测试读操作期间，所述存储器装置对所述第二存储块的所有页执行所述测试读操作。
14.一种操作存储器系统的方法，该方法包括以下步骤：
对从多个存储块当中选择的存储块执行编程操作；
当在所选存储块中发生编程失败时，对所述所选存储块所在的超块中所包括的除了所述所选存储块之外的剩余存储块执行测试读操作；以及
对所述剩余存储块当中的作为所述测试读操作的结果已发生读失败的存储块执行数据移位操作。
15.根据权利要求14所述的方法，该方法还包括以下步骤：
当在所述所选存储块中发生所述编程失败时，确定所述所选存储块是坏块，选择所述多个存储块当中的处于擦除状态的新存储块，并且对所述新存储块重新执行所述编程操作。
16.根据权利要求14所述的方法，其中，对所述超块的所述剩余存储块中的一个存储块内的页执行所述测试读操作，并且
其中，被执行所述测试读操作的页与所述超块的所述所选存储块中的已发生所述编程失败的页相同。
17.根据权利要求14所述的方法，其中，在所述测试读操作期间，对所述剩余存储块的所有页执行所述测试读操作。
18.根据权利要求14所述的方法，其中，所述数据移位操作被配置为读取存储在已发生所述读失败的存储块中的有效数据，并且被配置为将所述有效数据存储在所述多个存储块当中的处于擦除状态的新存储块中。
19.根据权利要求18所述的方法，其中，管理所述超块，使得处于所述擦除状态的所述新存储块被包括在所述超块中。
20.根据权利要求14所述的方法，其中，管理所述多个存储块以将所述多个存储块分组为多个超块。
CN202010823944.4A 2020-02-05 2020-08-17 存储器系统及其操作方法 Withdrawn CN113220217A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200013908A KR20210099943A (ko) 2020-02-05 2020-02-05 메모리 시스템 및 그것의 동작 방법
KR10-2020-0013908 2020-02-05

Publications (1)

Publication Number Publication Date
CN113220217A true CN113220217A (zh) 2021-08-06

Family

ID=77062990

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010823944.4A Withdrawn CN113220217A (zh) 2020-02-05 2020-08-17 存储器系统及其操作方法

Country Status (3)

Country Link
US (1) US11114172B2 (zh)
KR (1) KR20210099943A (zh)
CN (1) CN113220217A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11604609B1 (en) * 2021-10-08 2023-03-14 Micron Technology, Inc. Techniques for command sequence adjustment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8095765B2 (en) 2009-03-04 2012-01-10 Micron Technology, Inc. Memory block management
KR20180026876A (ko) 2016-09-05 2018-03-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102468811B1 (ko) * 2018-09-07 2022-11-18 에스케이하이닉스 주식회사 Bist 회로를 포함하는 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US20210241840A1 (en) 2021-08-05
KR20210099943A (ko) 2021-08-13
US11114172B2 (en) 2021-09-07

Similar Documents

Publication Publication Date Title
CN111324550B (zh) 存储器系统及其操作方法
US20200201571A1 (en) Memory system and operating method thereof
US11474890B2 (en) Memory system and method of operating memory system
KR20200038812A (ko) 메모리 시스템 및 그것의 동작 방법
US11004504B2 (en) Controller, memory system including the controller, and operating method of the memory system
US20210210148A1 (en) Memory system and operating method thereof
US11269769B2 (en) Memory system and method of operating the same
CN111240585B (zh) 控制器、包括控制器的存储器系统及其操作方法
US11841805B2 (en) Memory system for storing map data in host memory and operating method of the same
US20200160918A1 (en) Memory system and method of operating the same
US20200125281A1 (en) Memory system and method of operating the same
US11114172B2 (en) Memory system and method of operating the same
CN112017716A (zh) 存储器装置、包括其的存储器系统及存储器系统操作方法
US20210134383A1 (en) Memory system and operating method of the memory system
US20240004557A1 (en) Memory device, memory system including memory device, and method of operating memory system
CN113470716A (zh) 半导体存储器设备及其操作方法
KR20200068496A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
CN111755055A (zh) 控制器、包括控制器的存储器系统及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20210806

WW01 Invention patent application withdrawn after publication